4、纹波产生机理（下）：电容ESR/ESL对纹波的影响，PCB寄生参数如何放大纹波，负载瞬态响应引起的纹波
上一节我们聊了开关动作本身怎么产生纹波。这一节，咱们把目光转向那些「看不见的手」——电容的寄生参数、PCB走线的寄生效应，还有负载突然变脸时引发的瞬态响应。
说实话，我早年吃过不少亏。有次调一个12V转1.8V的模块，仿真纹波才15mV，板子打回来一测，直接飙到80mV。查了两天才发现，是输出电容的ESR和PCB走线电感在「联手作案」。从那以后，我设计电源时第一件事就是先算清楚这些寄生参数。
4.1 电容的ESR和ESL：纹波的「放大器」
理想电容的阻抗是 1/(jωC)，频率越高阻抗越低。但现实中的电容，等效模型是一个RLC串联网络——ESR（等效串联电阻）和ESL（等效串联电感）是绕不开的「寄生包袱」。
关键认知：电容在低频段呈容性，在自谐振频率（SRF）附近阻抗最低，过了SRF就变成感性。纹波抑制能力最强的频率点，就是SRF附近。
ESR对纹波的影响很直接。流过电容的纹波电流 ΔI 会在ESR上产生压降：
ΔV_ESR = ΔI × ESR举个例子，一个10μF的MLCC，ESR典型值5mΩ，纹波电流2A，ESR贡献的纹波就是10mV。如果换成电解电容，ESR可能高达50mΩ，同样的电流就是100mV——差距一目了然。
ESL的影响在高频段更明显。开关电源的纹波频率通常是开关频率及其谐波，当频率升高时，ESL的感抗 ωL 会显著增加：
ΔV_ESL = ESL × (dI/dt)我遇到过最典型的案例：一个Buck电路，开关频率500kHz，输出电容用了两颗22μF的MLCC并联。按理说纹波应该很小，但实测高频尖峰特别大。后来发现，电容的ESL大约是0.5nH，而 dI/dt 高达1A/ns，算下来ESL贡献的尖峰电压有0.5V！
解决办法？并联多个小容值电容，或者用低ESL的倒装结构电容。
| 电容类型 | 典型ESR (mΩ) | 典型ESL (nH) | 自谐振频率 (MHz) | 适用场景 |
|---|---|---|---|---|
| MLCC (X7R) | 2~10 | 0.3~1.0 | 10~100 | 高频去耦、输出滤波 |
| 钽电容 | 50~200 | 1~3 | 1~10 | 低频滤波、大容量 |
| 铝电解 | 50~500 | 5~20 | 0.1~1 | 输入滤波、大纹波电流 |
| 聚合物电容 | 5~30 | 0.5~2 | 5~50 | 低ESR、高可靠性 |
我的选型习惯：输出滤波至少并联两种容值——大容值（10~22μF）负责低频纹波，小容值（0.1~1μF）负责高频尖峰。两者自谐振频率错开，覆盖更宽的频段。
4.2 PCB寄生参数：走线电感和耦合电容
PCB走线不是理想导线。每毫米走线大约有0.5~1nH的电感，还有对地、对相邻走线的寄生电容。这些寄生参数在高频开关电源里，能把纹波放大好几倍。
4.2.1 走线电感：高频纹波的「帮凶」
开关节点（SW）和输出节点的高频电流回路，如果走线过长，寄生电感就会和电容的ESL「串通一气」，产生更大的电压尖峰。
举个例子，输出电容到负载的走线有10mm，寄生电感大约8nH。如果负载电流变化率 dI/dt 是0.5A/ns，走线电感贡献的压降就是4V！这还没算电容本身的ESL。
怎么解决？
- 缩短走线：输出电容尽量靠近负载或电感输出端
- 加宽走线：宽走线能略微降低电感（但效果有限）
- 使用内层平面：电源和地平面能提供低电感回路
- 并联电容：多个小电容并联，等效ESL降低
4.2.2 耦合电容：噪声的「跳板」
开关节点（SW）的电压跳变幅度很大（比如12V到0V），频率又高。如果SW走线和敏感信号（如反馈走线、输出电压检测线）平行走线，寄生电容就会把SW上的高频噪声耦合过去。
我曾经调试过一个模块，输出电压纹波总是有20MHz左右的毛刺。查了半天，发现反馈走线在SW走线下方走了15mm，寄生电容大约0.3pF。SW上的高频分量通过这个电容直接耦合到反馈端，被误差放大器放大后出现在输出端。
解决办法很简单：
- 反馈走线远离SW和电感
- 在敏感信号周围加地线屏蔽
- 使用差分采样或开尔文连接
注意：PCB寄生参数引起的纹波，频率通常比开关频率高很多（几十到几百MHz）。普通示波器探头带宽不够的话，根本看不到这些尖峰。我建议用至少200MHz带宽的探头，并用地弹簧代替长地线夹。
4.3 负载瞬态响应引起的纹波
前面说的纹波都是稳态下的。但实际系统中，负载电流会突然变化——比如CPU从休眠切换到满负荷运行，电流可能从0.1A跳到10A。这种瞬态变化会在输出端产生一个电压跌落或过冲，这就是负载瞬态响应纹波。
它的产生机理分两步：
- 负载电流突变：负载电流
ΔI_load瞬间增加，输出电容来不及补充电荷，电压下降 - 环路响应延迟：控制环路需要几个开关周期才能调整占空比，这段时间内电压持续偏离
瞬态电压变化量可以用下面这个公式估算：
ΔV_transient ≈ ΔI_load × (ESR + ESL / Δt + Δt / (2 × C_out))其中 Δt 是负载电流变化时间，C_out 是输出电容总量。
你看，ESR和ESL在瞬态响应里同样扮演重要角色。而且，控制环路的带宽决定了恢复速度——带宽越高，恢复越快，但稳定性也越难保证。
我做过一个FPGA供电项目，核心电压1.0V，电流从2A跳到8A，要求跌落不超过30mV。算下来，输出电容至少需要200μF，ESR要低于5mΩ。最后用了6颗22μF的MLCC并联，再加两颗100μF的聚合物电容，才勉强达标。
避坑指南：我曾经为了省成本，把输出电容从6颗减到4颗，结果瞬态跌落直接超标。记住，输出电容的总容值和ESR是瞬态响应的「硬约束」，仿真时一定要把最恶劣的负载跳变工况跑一遍。
4.4 知识体系总览
下面这张图把本章的核心逻辑串起来了。你可以看到，纹波产生机理从电容寄生参数出发，经过PCB寄生效应放大，再叠加负载瞬态响应，最终形成输出端的综合纹波。