2. 信号完整性入门：什么是信号完整性、阻抗匹配的概念、反射与传输线效应
各位好，欢迎来到第二章。
这一章我们聊聊信号完整性。说实话，我刚入行那会儿，觉得信号嘛，不就是0和1吗？高电平低电平，能跑就行。直到有一次，我调试一块高速板，示波器一挂上去，波形简直像心电图——过冲、振铃、台阶，什么妖魔鬼怪都有。从那以后，我才真正开始重视信号完整性。
2.1 什么是信号完整性？
信号完整性，简称SI。说白了，就是保证信号从驱动端到接收端，波形不走样。
你想想看，驱动端发一个完美的方波，经过一段走线，到了接收端却变成了一个畸变的波形。接收端可能误判逻辑电平，导致系统出错。这就是信号完整性问题。
我习惯把信号完整性分成三个层次：
- 波形质量：过冲、下冲、振铃、单调性——这些是肉眼可见的。
- 时序裕量：信号到达的时间对不对？建立时间、保持时间够不够？
- 噪声容限：信号被干扰了还能不能正确识别？
核心观点：信号完整性不是玄学，是电磁场理论在PCB上的具体体现。每一个过冲、每一个振铃，背后都有物理原因。
2.2 阻抗匹配的概念
阻抗匹配，是信号完整性里绕不开的话题。什么是阻抗？
对于直流信号，阻抗就是电阻。但对于高频信号，走线不仅有电阻，还有分布电感和分布电容。这些分布参数共同决定了走线的特征阻抗。
特征阻抗，是信号在传输线上传播时，感受到的瞬时阻抗。它由走线的几何尺寸、介质材料和参考层决定。常见的单端走线特征阻抗是50Ω，差分对是100Ω。
阻抗匹配，就是让驱动端输出阻抗、传输线特征阻抗、接收端输入阻抗三者尽量一致。为什么要匹配？
我的经验：阻抗不匹配，信号就会反射。反射回来的能量叠加在原信号上，波形就变形了。我曾经调试过一个DDR3项目，数据线眼图总是闭合。查了半天，发现是走线阻抗设计成了60Ω，而控制器和颗粒都是50Ω的。改版后眼图立马打开了。
2.3 反射与传输线效应
反射是怎么产生的？
信号在传输线上传播，遇到阻抗突变点，一部分能量继续向前，一部分能量反射回来。反射系数Γ由下式决定：
Γ = (Z_load - Z_0) / (Z_load + Z_0)其中Z_load是负载阻抗，Z_0是传输线特征阻抗。
- 当Z_load = Z_0时，Γ = 0，无反射。
- 当Z_load = ∞（开路）时，Γ = 1，全反射，电压加倍。
- 当Z_load = 0（短路）时，Γ = -1，全反射，电压反相。
反射会导致什么后果？
- 过冲/下冲：反射波叠加，信号超过或低于目标电平。
- 振铃：多次反射，信号来回震荡。
- 台阶：反射波延迟到达，波形出现平台。
什么时候需要考虑传输线效应？
有一个经验法则：当走线长度大于信号上升沿对应电气长度的1/6时，就必须按传输线来处理。
电气长度 = 上升时间 × 传播速度
传播速度 ≈ 光速 / √(介电常数)举个例子，FR4板材介电常数约4.2，信号上升时间1ns，电气长度约146mm。1/6就是约24mm。走线超过24mm，就得当传输线来设计。
避坑指南：我曾经见过一个工程师，走线只有10mm长，却非要加端接电阻。其实没必要。传输线效应只在走线足够长时才显著。短走线加端接，反而增加功耗和成本。
2.4 知识体系总览
下面这张图，是我自己总结的信号完整性入门知识框架。你可以把它当作本章的思维导图。
2.5 常见端接策略对比
端接是解决反射问题的主要手段。我整理了一个表格，方便你对比选择。
| 端接类型 | 连接方式 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|---|
| 串联端接 | 驱动端串电阻 | 功耗低，只需一个电阻 | 增加RC延迟，信号幅度减半 | 点对点，低速 |
| 并联端接 | 接收端对地/电源接电阻 | 信号完整，无幅度损失 | 静态功耗大 | 高速总线，多负载 |
| 戴维南端接 | 两个电阻分压到VTT | 匹配精度高 | 两个电阻，功耗大 | 差分信号，HSTL |
| AC端接 | 电阻串联电容到地 | 无直流功耗 | 占用面积大，低频衰减 | 时钟信号，周期性信号 |
我的建议：新手做设计，优先用串联端接。它简单、功耗低，对大多数点对点场景都够用。等遇到高速多负载总线，再考虑并联或戴维南端接。
2.6 本章小结
信号完整性，说白了就是让信号在传输过程中保持原样。阻抗匹配是基础，反射是敌人，端接是武器。
记住三个关键点：
- 走线阻抗要连续，避免突变。
- 走线长度超过1/6上升沿电气长度时，必须按传输线处理。
- 端接不是万能的，但不用端接是万万不能的。