3、去耦电容原理：电容的ESR/ESL、自谐振频率、不同容值的搭配策略

做PDN设计，去耦电容是绕不开的核心器件。很多工程师觉得电容嘛，不就是滤波用的，选个大容量的放上去就行了。嗯，我以前也这么想，直到有一次项目调试，板子上的电源纹波死活压不下去，换了好几种电容都不行。后来才发现，问题出在电容的高频特性上——电容在高频下，它根本就不是一个纯电容了。

今天我们就来把电容的脾气摸透。你搞懂了ESR、ESL和自谐振频率，再去选电容、搭配容值，心里就有底了。

3.1 电容的等效模型：它不是一个理想电容

理想电容的阻抗公式是 Z = 1/(2πfC)，频率越高阻抗越低。但实际电容呢？它内部有引脚、有电极、有介质，这些都会引入寄生参数。

一个真实的电容，等效电路长这样：

        ESL        ESR
  ——/\/\/\——/\/\/\——
  |                  |
  |       C          |
  |                  |
  ———————————————————

• C：理想电容，决定低频滤波能力
• ESR（等效串联电阻）：电容内部的电阻损耗，单位 mΩ
• ESL（等效串联电感）：引脚和电极的寄生电感，单位 nH

说白了，电容在高频下是一个RLC串联回路。你想想看，当频率升高时，感抗 ωL 会增大，容抗 1/(ωC) 会减小。到了一定频率，两者相等，电容就进入自谐振状态。

3.2 自谐振频率：电容的“黄金工作点”

自谐振频率（SRF，Self-Resonant Frequency）由下式决定：

SRF = 1 / (2π × √(L × C))

其中 L 是 ESL，C 是标称容值。

举个例子：一个 100nF 的 MLCC，ESL 约 0.5nH，算下来 SRF 大约在 22MHz 左右。也就是说，超过 22MHz，这个电容就开始呈现感性，阻抗反而随频率升高而增大。

我在项目中遇到过这样的情况：某块 FPGA 的 1.0V 内核电源，用了一堆 10μF 的陶瓷电容，结果 100MHz 以上的噪声完全没改善。后来一测，10μF 电容的 SRF 只有 2~3MHz，100MHz 时它已经是个电感了。换成 100nF 的电容，效果立竿见影。

3.3 ESR：决定阻抗谷底的深度

ESR 决定了电容在自谐振频率处的最小阻抗值。在 SRF 点，容抗和感抗抵消，只剩下 ESR 和 PCB 走线电阻。

Z_min ≈ ESR

ESR 越低，去耦效果越好，但也不是越低越好。为什么？

• ESR 太低：阻抗谷底太深，容易在某个频点形成低阻抗谐振，反而可能放大噪声
• ESR 太高：去耦效果差，IR drop 大，电容发热严重

我个人习惯，对于核心电源（如 CPU、FPGA 的内核电压），ESR 控制在 5~20mΩ 比较合适。对于模拟电源，可以适当高一些，比如 50~100mΩ，有助于抑制谐振。

3.4 不同容值的搭配策略：覆盖宽频段

单个电容的滤波带宽很窄，通常只有 SRF 附近 1~2 个倍频程有效。要覆盖从几十 kHz 到几百 MHz 的噪声，必须用多个不同容值的电容并联。

搭配的核心思路：容值相差 2 个数量级（100 倍）以上，避免并联谐振。

举个例子，常用的搭配组合：

容值	典型 SRF	覆盖频段	用途
10μF ~ 100μF	1 ~ 5 MHz	低频噪声、瞬态响应	Bulk 电容，提供电荷储备
0.1μF ~ 1μF	10 ~ 50 MHz	中频去耦	主流去耦电容
1nF ~ 10nF	100 ~ 500 MHz	高频去耦	靠近芯片引脚放置
100pF ~ 1nF	500 MHz ~ 2 GHz	超高频去耦	RF 或高速数字 I/O

你想想看，如果两个电容的 SRF 靠得太近，比如 10μF（SRF≈2MHz）和 1μF（SRF≈6MHz），它们并联后会在中间某个频点形成反谐振峰，阻抗反而升高。这就是为什么我建议容值至少差 100 倍。

3.5 知识体系总览

下面这张图，把电容去耦的核心逻辑串起来了：

3.6 实战中的避坑指南

最后，分享几个我踩过的坑：

• 别迷信大电容：100μF 的电容 SRF 可能只有 1MHz，对 100MHz 噪声毫无作用。高频去耦，小容值 + 小封装才是正道。
• 注意电容的 DC 偏压特性：MLCC 在施加直流电压后，实际容值会下降 30%~70%。我见过有人用 10μF 的电容，实际在 3.3V 下只剩 3μF，SRF 直接翻倍。选电容时，一定要看 DC Bias 曲线。
• 并联电容不是越多越好：同一种容值并联太多，会在 SRF 处形成极低阻抗，反而容易和 PCB 寄生参数谐振。每种容值 2~3 颗就够了。
• 回流路径比电容本身更重要：电容离芯片再近，如果过孔和走线太长，ESL 会急剧增加。我习惯把电容放在芯片背面，直接打过孔到电源平面，这样 ESL 最小。