3. 输出纹波分析：电容的ESR、ESL与容值博弈

纹波这东西，说白了就是开关电源的“胎记”。你做得再好，它也在那儿。但我们可以把它压到系统能接受的范围。这一章，我重点聊聊输出电容——它是纹波控制的最后一道防线。

很多工程师刚入行时，觉得电容嘛，就是储能、滤波。选个大容量的不就完了？嗯，实际项目里可没这么简单。电容的ESR、ESL，甚至你并联了几颗，都会让纹波表现天差地别。

核心结论先放这儿：输出纹波电压 = 电容充放电引起的纹波 + ESR引起的纹波 + ESL引起的尖峰。三者叠加，才是你示波器上看到的那条“毛刺曲线”。

ESR，等效串联电阻。你可以把它想象成电容内部藏着一个小电阻。电流流过它，就会产生压降。同步整流拓扑里，输出电感电流是连续的三角波或梯形波，这个电流流过ESR，就产生了纹波分量。

我记得有一次调试一个12V转1.2V的模块，输出纹波总是超标。理论计算容值足够，但实测纹波就是下不来。后来一查，是用了高ESR的普通铝电解。换成低ESR的聚合物电容，纹波直接砍掉一半。

ESR引起的纹波分量，计算公式很简单：

ΔV_ESR ≈ ΔI_L × ESR

其中ΔI_L是电感电流的峰峰值。你想想看，如果电感纹波电流是2A，ESR是10mΩ，那ESR贡献的纹波就是20mV。这个值往往比电容充放电贡献的纹波大得多。

电容类型	典型ESR (mΩ)	纹波贡献 (ΔI_L=2A)	适用场景
铝电解	50 ~ 200	100 ~ 400 mV	低频、大容量、成本敏感
聚合物电容	5 ~ 20	10 ~ 40 mV	高频、低纹波要求
MLCC	1 ~ 5	2 ~ 10 mV	高频去耦、小体积

我的习惯：做低压大电流设计时，优先选MLCC或聚合物电容。铝电解的ESR在低温下还会增大，纹波更难看。如果你非要用铝电解，记得留足余量。

ESL，等效串联电感。这东西在高频开关节点切换时特别“活跃”。当上管关断、下管开通的瞬间，电流变化率di/dt极大，ESL上就会感应出电压尖峰。

公式也很直接：

ΔV_ESL ≈ ESL × (di/dt)

di/dt有多大？在同步整流拓扑里，开关切换时间通常是几纳秒到十几纳秒。如果电流变化2A，切换时间5ns，di/dt就是400A/μs。哪怕ESL只有0.5nH，产生的尖峰也有200mV。

我曾经遇到过一块板子，输出纹波波形上总有几十MHz的振铃。排查了很久，最后发现是电容的引脚太长，ESL太大。把电容换成贴片封装、紧贴PCB布局，振铃就消失了。

避坑指南：ESL引起的尖峰，光靠加大电容容值是压不住的。必须从布局和封装入手。我建议：

容值主要影响电容充放电引起的纹波分量。在同步整流Buck拓扑里，输出电容在开关周期内交替充电和放电，产生一个锯齿波电压。

这个分量的大小：

ΔV_C ≈ ΔI_L / (8 × f_sw × C_out)

举个例子：开关频率500kHz，电感纹波电流2A，输出电容100μF。算下来ΔV_C只有5mV。你看，容值对充放电纹波的抑制效果很明显。但问题是，实际纹波往往被ESR和ESL主导。

我个人的经验是：当开关频率超过300kHz后，充放电纹波占比通常不到总纹波的20%。这时候你再盲目加大容值，效果很有限。不如把精力放在降低ESR和优化布局上。

实际设计中，很少只用一颗输出电容。多颗并联，好处很明显：等效容值相加、等效ESR和ESL并联减小。

比如你用了4颗100μF、ESR=10mΩ的电容并联：

但这里有个坑——谐振频率。每颗电容都有自谐振频率，不同容值、不同封装的电容，谐振点不一样。并联后，如果布局不对称，某些频率下反而会形成并联谐振，导致阻抗峰值，纹波不降反升。

我记得有个项目，输出用了10颗MLCC并联，纹波反而比用6颗时还大。后来用阻抗分析仪一测，发现某些频率点阻抗出现了尖峰。调整了电容的布局间距和容值搭配，才把问题解决。

我的建议：多电容并联时，注意三点：

下面这张图，把输出纹波的三个来源和电容参数的关系梳理清楚了。你可以把它当作设计时的检查清单。

嗯，这张图把纹波的三个来源、对应的电容参数、以及多电容并联的注意事项串起来了。你设计时，可以顺着这个链路一步步排查：先看充放电纹波够不够小，再看ESR贡献了多少，最后处理ESL引起的尖峰。多电容并联时，记得检查谐振和布局对称性。

输出纹波分析，说白了就是跟电容的三个寄生参数打交道。容值、ESR、ESL，每个都有它的脾气。摸透了，纹波就能压得住。