3. 驱动电路设计：自举电路原理、驱动变压器设计、隔离驱动芯片选型
驱动电路，说白了就是同步整流的“肌肉”。控制逻辑再聪明，如果驱动送不过去，MOSFET 该开的时候不开，该关的时候不关，那效率就全白搭了。我这些年调试下来，发现至少有一半的同步整流异常，根源都在驱动上。
这一章咱们就聚焦三个核心方案：自举电路、驱动变压器、隔离驱动芯片。每种方案都有它的脾气，选对了事半功倍，选错了……嗯，你可能会在示波器上看到一些“惊喜”。
3.1 自举电路：低成本高侧驱动的“心脏”
自举电路，我习惯叫它“浮地电源”。它解决的是一个很实际的问题：高侧 MOSFET 的源极电压是高频跳变的，你没法用一个固定的 12V 去驱动它。怎么办？靠一个电容自己“举”上去。
3.1.1 自举原理：电容的“跷跷板”
看下面这张图，你就明白了。当低侧 MOSFET 导通时，VS 点被拉到 GND，VCC 通过自举二极管给自举电容充电。当高侧需要导通时，HO 驱动信号打开高侧 MOSFET，VS 点电压被拉到 VIN，自举电容的负极被“拎”了起来，正极电压就变成了 VIN + VCC。
核心公式：自举电容上的电压 ≈ VCC - VF（二极管压降）。这个电压就是高侧驱动器的“命根子”。
3.1.2 自举电容选型：不是越大越好
很多人觉得电容越大越稳，其实不然。我踩过这个坑。自举电容太大，充电时间常数就大，低侧导通那点时间可能充不满。太小呢，电压纹波大，高侧驱动可能欠压关断。
我一般按这个经验来算：
- 最小容量：C_BOOT > 2 × Q_gate / ΔV。Q_gate 是 MOSFET 的总栅电荷，ΔV 是允许的电压跌落（通常取 0.5V~1V）。
- 实际取值：算出来的值再乘以 3~5 倍，留足余量。比如算出来 47nF，我通常直接上 220nF 或 470nF。
- 材质：必须用 X7R 或 NP0/C0G。Y5V 那种电容，温度一变容量就缩水，你敢用？
我的习惯：在自举电容两端并联一个 100nF 的高频去耦电容，位置紧贴驱动芯片引脚。这能有效抑制驱动瞬间的尖峰电流。
3.1.3 自举二极管：别小看它
自举二极管需要承受反向电压（就是 VIN），同时要快。我见过有人用 1N4148 去扛 48V 输入，结果管子直接击穿，自举电容炸了。
选型要点：
- 耐压：至少 1.5 倍 VIN_max。
- 速度：超快恢复（trr < 50ns）或肖特基。普通整流管不能用，恢复时间太长，充电效率低。
- 电流：峰值电流能到 1A 左右，选 1A~2A 的管子足够。
3.2 驱动变压器：隔离与传输的“老法师”
当系统需要隔离，或者高侧电压太高（比如超过 100V），自举电路就有点吃力了。这时候驱动变压器就登场了。它不仅能提供隔离，还能同时传输多路驱动信号。
3.2.1 变压器设计：磁芯与匝数
驱动变压器本质上是一个脉冲变压器。设计时我关注三个参数：
| 参数 | 计算公式 | 我的经验值 |
|---|---|---|
| 伏秒积 | V × t_on | 必须小于磁芯的饱和伏秒积 |
| 匝数比 | Np:Ns = Vp:Vs | 通常 1:1 或 1:1.2（补偿损耗） |
| 磁化电感 | Lm > (V × t_on) / (0.1 × I_mag) | 几百 μH 到几 mH |
我常用的磁芯是 EPC13 或 RM6，材质选 PC40 或 3C90。匝数一般初级 10~20 匝，次级按比例绕。
我曾经犯过的错：有一版设计，我为了减小变压器体积，把匝数绕少了。结果满载时磁芯饱和，驱动波形直接塌陷，MOSFET 瞬间短路。从那以后，我设计驱动变压器一定会留 30% 的伏秒积余量。
3.2.2 驱动变压器的“三绕法”
对于桥式或半桥拓扑，需要两路隔离的驱动信号。我习惯用“三绕法”：一个初级绕组，两个次级绕组。注意绕制顺序：
- 先绕初级：紧贴磁芯，减少漏感。
- 再绕一个次级：绕在初级上面。
- 再绕另一个次级：注意两个次级的同名端方向，决定是正相驱动还是反相驱动。
这样做的好处是漏感小，两个次级之间的耦合也好。我测过，漏感通常能控制在 1%~3%。
3.2.3 驱动变压器的“死穴”：占空比限制
驱动变压器不能传输直流分量。这意味着它无法在 0% 或 100% 占空比下工作。为什么？因为伏秒积会失衡，磁芯会单向饱和。
实际应用中，我建议占空比范围控制在 10%~90% 之间。如果系统需要极低占空比（比如轻载跳频模式），驱动变压器方案就不太合适了。
3.3 隔离驱动芯片：集成化的“省心方案”
现在越来越多的设计倾向于用隔离驱动芯片。它把隔离、驱动、保护都集成在一个封装里，PCB 面积小，设计也简单。我个人非常喜欢用，尤其是做高功率密度电源的时候。
3.3.1 隔离方式：光耦 vs 磁耦 vs 容耦
| 类型 | 隔离电压 | 传播延迟 | CMTI | 寿命 |
|---|---|---|---|---|
| 光耦 | 高（5kV+） | 慢（~500ns） | 低 | 随温度老化 |
| 磁耦 | 中（3kV~5kV） | 快（~100ns） | 中 | 长 |
| 容耦 | 中（3kV~5kV） | 极快（~50ns） | 高 | 长 |
对于同步整流，我优先推荐 容耦 或 磁耦。光耦的传播延迟太大，高频下会引入严重的死区时间误差。你想想看，500ns 的延迟在 500kHz 的开关频率下，占空比误差就接近 25% 了，这还得了？
3.3.2 选型关键指标：CMTI 和传播延迟
选隔离驱动芯片，我主要看两个指标：
- CMTI（共模瞬态抑制）：这个指标衡量芯片抵抗 dv/dt 干扰的能力。同步整流节点电压跳变极快（几十 V/ns），CMTI 至少要 100kV/μs 以上。低于这个值，输出波形上会出现毛刺，严重时直接误触发。
- 传播延迟匹配：对于上下管驱动，两个通道的传播延迟要尽量一致。我一般要求匹配误差在 ±10ns 以内。否则死区时间会不对称，轻则效率下降，重则桥臂直通。
我的选型清单（常用型号）：
- TI：UCC21520（双通道，5kVRMS，CMTI 100V/ns）
- ADI：ADuM4223（双通道，5kVRMS，CMTI 150V/ns）
- Silicon Labs：Si8271（单通道，CMTI 200V/ns，极快）
3.3.3 外围电路：别让芯片“裸奔”
隔离驱动芯片虽然集成度高，但外围电路不能省。我总结了几点：
- 输入侧去耦：VDD 引脚对 GND 放一个 1μF + 100nF 的电容，位置小于 5mm。
- 输出侧去耦：VDDB（高侧供电）对 VS 放一个 1μF 电容，同样紧贴。
- 栅极电阻：Rg_on 和 Rg_off 分开。我习惯用两个电阻加一个二极管的方式，开通慢一点（减少 EMI），关断快一点（减少损耗）。
- DESAT 保护：如果芯片有退饱和检测功能，一定要用。我吃过亏，有一次 MOSFET 短路，DESAT 及时拉低了栅极，保住了整块板子。
3.4 三种方案怎么选？一张图说清楚
下面这张图是我自己总结的选型逻辑，每次做新项目都会拿出来对照一下。
简单总结一下我的个人偏好：
- 低压非隔离（< 60V）：自举电路，成本低，设计简单。
- 中压隔离（60V~400V），占空比受限：驱动变压器，可靠，抗干扰能力强。
- 高压（> 400V）或占空比范围宽：隔离驱动芯片，省心，性能好。