电流环硬件架构：从采样到ADC的完整链路
电流环调参，硬件是地基。地基没打好，后面算法调得再好也是白搭。这一章咱们把电流环的硬件链路从头到尾捋一遍——采样电阻怎么选、运放怎么搭、ADC什么时候采、共模电压怎么处理、PCB怎么布局才不会引入噪声。
我刚开始做电机驱动那会儿，总觉得硬件只要原理图能通就行。结果呢？电流波形全是毛刺，调PI参数调得怀疑人生。后来才明白，硬件架构的每一个细节，都会直接反映在电流环的性能上。
2.1 采样电阻布局：位置决定命运
采样电阻放在哪儿，直接决定了你采到的是真实电流还是噪声。常见的布局方式有三种：低侧采样、高侧采样、以及三相桥臂直采。
| 布局方式 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|
| 低侧采样 | 共模电压低，运放好选 | 无法检测短路电流 | 低成本、低电压应用 |
| 高侧采样 | 可检测短路，抗干扰强 | 共模电压高，运放要求高 | 汽车、工业驱动 |
| 三相桥臂直采 | 直接测量相电流，精度最高 | 需要隔离或差分运放 | 高性能伺服、机器人 |
我个人习惯在低电压（48V以下）的场合用低侧采样，简单可靠。但如果你做的是高压驱动，比如380V的伺服，那必须用高侧或者桥臂直采。我在一个项目中试过低侧采样做高压驱动，结果共模干扰直接把运放输出拉到了电源轨——那波形，简直没法看。
2.2 运放调理电路：差分放大是王道
采样电阻上的信号是mV级别的，必须经过运放放大到ADC的满量程范围（通常是0~3.3V或0~5V）。这里的关键是：一定要用差分放大器，而不是单端放大器。
为什么？因为电机相线上有巨大的共模电压——PWM开关瞬间的dv/dt可以达到几十V/μs。单端放大器会把共模电压当成差模信号放大，结果就是输出全是毛刺。差分放大器能抑制共模信号，只放大差模信号。
我常用的运放拓扑是：
- 仪表放大器（INA）：集成度高，共模抑制比（CMRR）好，但贵
- 差分运放+外部电阻：成本低，但电阻匹配精度要求高
- 集成电流检测放大器：比如TI的INA240，专门为电机驱动设计
嗯，这里要注意：运放的带宽不是越高越好。带宽太高，会把PWM开关噪声也放大；带宽太低，又会引入相位延迟，影响电流环带宽。我一般选增益带宽积在1MHz~5MHz之间的运放，配合一个简单的RC低通滤波（截止频率100kHz左右）。
2.3 ADC采样时序：跟PWM同步是关键
ADC什么时候采样，直接决定了你采到的是真实电流还是开关噪声。电机驱动中，电流采样必须与PWM载波同步。
为什么？因为PWM开关瞬间，相线上有巨大的电压跳变和电流尖峰。如果在开关瞬间采样，ADC采到的就是噪声。正确的做法是：在PWM载波的波峰或波谷处采样——这时候开关管已经稳定导通或关断，电流信号最干净。
采样时序的设计要点：
- 采样窗口：在PWM周期的中间位置开一个采样窗口，避开开关边沿
- 采样保持时间：ADC的采样保持电容需要足够时间充电，一般至少100ns
- 触发方式：用PWM定时器触发ADC，而不是用CPU软件触发
// 伪代码：PWM同步采样配置
PWM_Timer_SetPeriod(1000); // PWM周期 1000个时钟周期
ADC_SetTrigger(PWM_TIMER, TRIGGER_EVENT_CENTER); // 在PWM波谷触发
ADC_SetSampleTime(ADC_CH_CURRENT, 150); // 采样保持时间 150个时钟周期
ADC_StartConversion(); // 启动连续转换我见过不少工程师用CPU定时器触发ADC采样，结果电流波形上总有周期性的毛刺。后来改成PWM硬件触发，毛刺直接消失了。说白了，硬件触发比软件触发可靠得多——CPU可能被中断打断，但硬件定时器不会。
2.4 共模电压与偏置处理
共模电压是电流采样中最容易被忽视的问题。电机相线上的共模电压来源有两个：
- PWM开关引起的dv/dt：通过寄生电容耦合到采样回路
- 母线电压的直流分量：高侧采样时，共模电压接近母线电压的一半
处理共模电压的方法：
| 方法 | 原理 | 效果 |
|---|---|---|
| 差分放大器 | 只放大差模，抑制共模 | CMRR > 80dB |
| 共模扼流圈 | 在采样线上加共模电感 | 抑制高频共模噪声 |
| 偏置电压 | 将信号抬升到ADC的中间电平 | 适应双极性电流 |
| 软件校准 | 采样零点偏移，软件减去偏置 | 消除温漂和器件误差 |
偏置处理这块，我习惯用1.65V（3.3V ADC的一半）作为偏置电压。这样正负电流都能采到。但要注意：偏置电压的精度直接影响零点精度。我一般用精密基准源（比如TL431）产生偏置，而不是直接从电源分压——电源纹波会直接耦合到信号里。
2.5 PCB布局要点：细节决定成败
PCB布局是电流环硬件架构的最后一环，也是最容易被忽视的一环。布局不好，前面所有的设计都白费。
我总结了几条硬性规则：
- 采样电阻到运放的走线要短：走线越长，寄生电感越大，越容易耦合噪声。我一般控制在5mm以内。
- 差分走线要等长、等距：差分信号的两条线必须紧贴在一起走，长度差不超过1mm。否则共模抑制比会下降。
- 地平面要完整：采样电路下方不要走大电流的功率线。地平面被割裂，噪声就会从缝隙里钻进来。
- 模拟地和功率地要单点连接：用0Ω电阻或磁珠在一点连接，避免功率电流流过模拟地。
- 远离高频开关节点：采样电路要远离MOSFET的漏极和栅极驱动信号。这些地方的dv/dt极高，容性耦合就能把信号毁掉。