2、目标阻抗设计法：目标阻抗的定义、Z_target的计算方法、频域阻抗设计流程

做PDN设计，你最先要搞清楚的问题是什么？

我个人觉得，不是选多少颗电容，也不是用什么叠层。而是——你到底想把电源阻抗压到多少？

这个数，就是目标阻抗（Z_target）。它是整个PDN设计的“锚”。锚定错了，后面全白干。我在项目里见过太多人，电容加了一堆，仿真跑了好几轮，结果板子回来还是纹波超标。一查，目标阻抗从一开始就算错了。

2.1 目标阻抗的定义

目标阻抗，说白了就是：在芯片工作频率范围内，PDN允许呈现的最大交流阻抗。

为什么要有这个值？你想想看，芯片工作时电流是动态变化的。电流流过PDN，就会在PDN的阻抗上产生电压波动。这个波动不能超过芯片允许的纹波范围。所以，目标阻抗就是用来约束这个波动的。

用公式表达就是：

Z_target = (VDD × Ripple%) / ΔI

其中：

• VDD：芯片核心电压（比如1.2V、1.8V）
• Ripple%：允许的电压波动百分比（通常取3%~5%）
• ΔI：芯片瞬态电流变化量（最大电流 - 最小电流）

嗯，这里要注意：Ripple%不是随便拍脑袋定的。它必须包含从DC到高频的所有噪声预算。我曾经遇到一个项目，芯片手册写纹波要求±5%，但那是DC+AC的总和。实际分配时，DC压降（IR Drop）占掉2%，留给AC纹波的只剩3%。如果你按5%去算目标阻抗，板子回来肯定翻车。

2.2 Z_target的计算方法

计算Z_target，关键是要拿到两个参数：ΔI和Ripple%。

ΔI怎么拿？最准确的是让芯片厂商提供电流波形。但很多时候，厂商只给一个最大电流值。这时候怎么办？我个人的习惯是：

• 如果能拿到瞬态电流仿真波形，取峰峰值作为ΔI。
• 如果只有最大电流I_max，保守起见，取ΔI = I_max × 50%。
• 如果芯片有休眠/唤醒模式，ΔI可能接近I_max，这时候取80%~100%。

Ripple%的分配，我建议按这个表格来：

电压类型	典型VDD	总纹波要求	DC压降预留	AC纹波预留
核心电压	0.8V~1.2V	±5%	2%	3%
IO电压	1.8V~3.3V	±5%	1.5%	3.5%
DDR内存	1.1V~1.35V	±3%	1%	2%
PLL/模拟	1.8V~2.5V	±2%	0.5%	1.5%

举个例子：一个核心电压1.0V的芯片，最大电流10A，最小电流2A，总纹波要求±5%。

VDD = 1.0V
ΔI = 10A - 2A = 8A
Ripple% = 5% - 2%(DC预留) = 3%
Z_target = (1.0 × 3%) / 8 = 0.03 / 8 = 3.75 mΩ

算出来是3.75毫欧。这个值很小，对吧？所以高频段要压到毫欧级，确实不容易。

2.3 频域阻抗设计流程

目标阻抗算出来了，接下来就是怎么让PDN在全频段都满足这个值。频域设计，我习惯分四步走：

1. 确定频率范围：从DC到芯片工作的最高频率（通常到几百MHz甚至GHz）。
2. 建立无源PDN模型：包括VRM、PCB走线、过孔、平面电容、去耦电容。
3. 仿真阻抗曲线：看哪些频点超标。
4. 迭代优化：加电容、调布局、改叠层，直到全频段低于Z_target。

这个流程，我画了一张图，你可以对照着看：

这个流程看起来简单，但实际做起来坑不少。我重点说几个容易翻车的地方：

2.4 避坑指南

坑一：频率范围没覆盖全。

有些工程师只仿真到几十MHz，觉得高频段靠芯片封装电容就够了。结果板子回来，高频纹波超标。为什么？因为封装电容的ESL和PCB走线电感在高频段会形成谐振峰。我曾经在一个FPGA项目上，仿真只做到100MHz，结果板子实测在200MHz有个大尖峰，纹波直接翻倍。从那以后，我习惯把仿真频率做到芯片工作频率的3~5倍。

坑二：模型太理想。

很多人仿真时，电容用理想模型，过孔用零电阻。这会导致仿真结果比实际好很多。我建议：电容一定要用SPICE模型（包含ESR和ESL），过孔要加寄生电感和电阻。别偷懒，否则实测会让你怀疑人生。

坑三：只看一个频点。

目标阻抗是全频段的要求。有些工程师只看低频段（<1MHz）满足就收工了。但高频段的谐振峰往往更致命。你想想看，低频段有VRM和大量体电容撑着，阻抗通常不高。高频段全靠小电容和平面电容，稍微没设计好就超标。

2.5 小结

目标阻抗设计法，是PDN设计的基石。它的核心就三件事：

• 算对Z_target：ΔI和Ripple%要拿准，别拍脑袋。
• 建好模型：频率范围要够宽，模型要够准。
• 迭代优化：仿真不满足就改，别硬扛。

嗯，这一章的内容就到这里。记住，目标阻抗是PDN设计的“锚”，锚定好了，后面的路才好走。