4、双电阻采样原理：双电阻采样的优势与硬件电路设计要点
双电阻采样，说白了就是只用两个采样电阻，把三相电流都算出来。很多刚入行的朋友会问：为什么不用三个电阻？那样不是更直接吗？嗯，这里有个成本和空间的权衡问题。
我刚开始做电机驱动时，也习惯用三电阻方案。后来做一款小体积的伺服驱动器，板子空间实在挤不下，才认真研究了双电阻。结果发现，只要时序处理好，双电阻完全够用，还能省一个电阻和一路运放。
4.1 双电阻采样的基本原理
双电阻采样的核心思想很简单：三相电流之和为零。即：
I_A + I_B + I_C = 0所以，只要测出任意两相电流，第三相就能算出来：
I_C = -(I_A + I_B)实际电路中，我们通常在逆变器的下桥臂串联两个采样电阻。一般接在 A 相和 B 相的下管源极与地之间。C 相电流通过计算得到。
关键前提：这个公式只在三相平衡且没有零序分量的系统中成立。对于大多数表贴式 PMSM 和感应电机，这个假设是成立的。
4.2 双电阻 vs 三电阻 vs 单电阻
我整理了一个对比表，方便你快速了解各方案的差异：
| 方案 | 采样电阻数 | 运放通道数 | 采样时刻要求 | 低速性能 | 成本 |
|---|---|---|---|---|---|
| 单电阻 | 1 | 1 | 极高（需在特定 PWM 状态采样） | 差（低速时窗口不足） | 最低 |
| 双电阻 | 2 | 2 | 中等（需避开死区） | 好 | 中等 |
| 三电阻 | 3 | 3 | 低（任意时刻均可） | 最好 | 最高 |
单电阻方案虽然最省，但低速时 PWM 占空比太小，采样窗口不够，容易出问题。三电阻最稳，但成本高、占板面积大。双电阻正好卡在中间——性价比最优。
4.3 双电阻采样的核心优势
我个人觉得，双电阻最大的优势有这几点：
- 成本可控：比三电阻少一个采样电阻和一路运放，BOM 成本能降 15%-20%。
- 布局紧凑：少一路模拟信号走线，PCB 布局压力小很多。我之前做的一款 60mm×40mm 的驱动板，就是靠双电阻才塞下所有功能。
- 采样精度够用：只要 ADC 同步时序做对，双电阻的精度完全能满足 FOC 控制需求。
- 低速性能好：相比单电阻，双电阻在低速和零速时依然能稳定采样。
我的经验：在 12V/48V 的低压驱动场景，双电阻是主流选择。高压大功率场景（比如 380V 工业伺服），三电阻更常见，因为安全间距要求高，多一个电阻的成本占比不大。
4.4 硬件电路设计要点
双电阻的硬件设计，说白了就是两个核心问题：采样电阻选型和运放电路设计。
4.4.1 采样电阻选型
采样电阻的阻值不能随便选。阻值太大，功耗高、发热严重；阻值太小，信号太弱，容易被噪声淹没。
一般遵循这个原则：
R_shunt = V_ref / (I_max × Gain)其中：
V_ref是 ADC 的满量程电压（比如 3.3V）I_max是最大相电流峰值Gain是运放放大倍数
举个例子：如果最大电流 10A，运放增益 10 倍，ADC 满量程 3.3V，那么：
R_shunt = 3.3 / (10 × 10) = 0.033Ω实际选型时，我会留 20% 的余量，选 0.027Ω 或 0.022Ω。
注意：采样电阻必须使用低感、高精度的合金电阻。普通贴片电阻的温漂和电感会严重影响采样精度。我建议用 2512 封装的合金电阻，功率余量至少 2 倍。
4.4.2 运放电路设计
运放的作用是把采样电阻上的微弱电压（几十毫伏）放大到 ADC 可采样的范围（比如 0-3.3V）。
常用的电路结构是差分放大：
V_out = (V_+ - V_-) × (R_f / R_in)设计要点：
- 共模抑制比（CMRR）要高：电机驱动是强噪声环境，运放的 CMRR 最好在 80dB 以上。
- 带宽要够：至少 1MHz，否则 PWM 开关噪声会混入采样信号。
- 偏置电压要小：最好小于 1mV，否则零点偏移会吃掉精度。
- 输出要轨到轨：确保在 0V 和 3.3V 附近都能线性输出。
我常用的运放型号有：
- TI 的 INA240（集成增益，CMRR 极好）
- ADI 的 AD8418（带宽高，适合高频 PWM）
- 国产的 SGM8551（性价比高，偏置电压低）
4.4.3 采样时序与同步
双电阻采样有个坑：不能在死区时间内采样。
为什么？因为死区时间内，上下桥臂都关断，电流通过体二极管续流，采样电阻上没有真实电流信号。这时候采样，得到的是错误数据。
正确的做法是：在 PWM 的中间时刻（即上下桥臂都导通且电流稳定的时刻）触发 ADC 采样。一般用 MCU 的定时器比较事件来同步触发。
避坑指南：我曾经在一个项目里，因为死区时间设置过长（2μs），导致采样窗口被压缩，ADC 总是采到不稳定的值。后来把死区缩短到 0.5μs，同时把采样点调整到 PWM 中心对齐，问题就解决了。
4.5 双电阻采样的知识体系
下面这张图帮你理清双电阻采样的核心逻辑：
4.6 实际项目中的避坑指南
做双电阻采样，有几个坑我踩过，分享给你：
- 采样电阻的寄生电感：高频 PWM 下，寄生电感会产生尖峰电压，干扰采样。我建议在采样电阻两端并联一个 10nF 的陶瓷电容，滤除高频噪声。
- 运放输出端的 RC 滤波：在运放输出和 ADC 输入之间加一个 RC 低通滤波器，截止频率设在 1MHz 左右。这能有效抑制 PWM 开关噪声。
- ADC 采样保持时间：MCU 的 ADC 采样保持时间要足够长。我一般设 10 个 ADC 时钟周期以上，确保采样电容完全充电。
- 地线处理：采样电阻的地线要单独走，不要和功率地混在一起。我习惯用星形接地，把采样地、功率地、控制地在一点连接。
一个小技巧：在 PCB 布局时，把采样电阻放在离 MCU 最近的位置，运放紧挨着采样电阻。模拟信号线越短越好，最好包地处理。我之前有个板子，就是因为采样线走了 5cm 长，结果噪声大到没法用。
4.7 小结
双电阻采样是性价比最高的电流采样方案。它用两个电阻和两路运放，配合三相电流之和为零的原理，就能实现 FOC 所需的电流反馈。硬件设计上，采样电阻选型、运放电路、PCB 布局和采样时序是四个关键点。只要把这些点都做到位，双电阻采样的精度完全够用。