2. Clark变换与Park变换：坐标变换的数学原理与高效实现

坐标变换，说白了就是换个角度看问题。你想想看，电机里转的是三相正弦电流，可我们做控制的人，脑子里想的是扭矩、转速、磁通。这两者之间怎么搭上桥？Clark和Park就是那两座桥。

我刚开始接触伺服驱动时，总觉得坐标变换就是一堆矩阵乘法，套公式就行。直到有一次在项目里，因为变换顺序搞反了，电机直接飞车……嗯，从那以后我再也不敢小看这两步了。

2.1 为什么需要坐标变换？

三相永磁同步电机（PMSM）的数学模型，在三相静止坐标系（ABC）下是时变的——电感随转子位置变化，耦合关系复杂。直接控制几乎不可能。

我们的目标很简单：把交流电机控制得像直流电机一样简单。直流电机里，电枢电流和励磁电流是解耦的，各管各的。坐标变换就是要把三相交流量，先变成两相交流量（Clark），再变成两相直流量（Park）。

2.2 Clark变换：从三相到两相

Clark变换的物理意义很简单：把空间上相差120°的三个绕组，等效成相差90°的两个绕组。数学上就是投影。

假设三相电流为 i_a、i_b、i_c，且满足 i_a + i_b + i_c = 0（星形连接无中线）。那么Clark变换公式为：

iα = ia
iβ = (ia + 2·ib) / √3

等等，你可能会问：为什么 i_c 不见了？因为 i_c = -(i_a + i_b)，所以可以消掉。这个简化版本叫等幅值变换，我项目里最常用。

完整矩阵形式（等幅值）：

| iα |   | 1      -1/2     -1/2   | | ia |
| iβ | = | 0      √3/2    -√3/2  | | ib |
           (系数 2/3 已隐含在矩阵中)     | ic |

2.3 Park变换：从静止到旋转

Clark变换后，我们得到了αβ坐标系下的两相正弦量。但正弦量还是时变的——不好控。Park变换就是要把这个旋转的坐标系“停下来”。

想象你坐在一个旋转的圆盘上，圆盘上有个小球在滚动。从地面看，小球轨迹复杂；但从圆盘上看，小球位置固定。Park变换就是这个道理——把坐标系固定在转子上。

公式如下：

id = iα·cosθ + iβ·sinθ
iq = -iα·sinθ + iβ·cosθ

其中 θ 是转子电角度，由编码器或观测器提供。

反过来，从dq到αβ的逆变换（用于SVPWM调制）：

iα = id·cosθ - iq·sinθ
iβ = id·sinθ + iq·cosθ

2.4 坐标变换的完整流程

下面这张图展示了从ADC采样到SVPWM调制的完整信号链：

2.5 在DSP/FPGA中的高效实现

坐标变换看着就是几个乘加运算，但在实时控制里，每一微秒都很宝贵。我分享几个实战技巧。

2.5.1 DSP实现技巧

以TI的C2000系列为例，DSP有专门的IQmath库，用定点数模拟浮点运算。我的做法是：

• 查表法算三角函数：sin/cos用512点或1024点查找表，配合线性插值。精度够用，速度比库函数快5-10倍。
• 避免除法：Clark变换里的 √3/2 和 2/3，提前算成定点常数。比如Q24格式下，√3/2 ≈ 0.8660254 × 2^24 = 14529773。
• 一次完成Clark+Park：把两个矩阵合并，减少中间变量存储和加载次数。

// 合并Clark+Park变换（等幅值，Q24格式）
// 输入：ia, ib, ic (Q24)，sin_theta, cos_theta (Q24)
// 输出：id, iq (Q24)

int32_t i_alpha = ia;  // iα = ia
int32_t i_beta = _IQ24mpy(ia + 2*ib, K_SQRT3_INV);  // iβ = (ia+2ib)/√3

id = _IQ24mpy(i_alpha, cos_theta) + _IQ24mpy(i_beta, sin_theta);
iq = -_IQ24mpy(i_alpha, sin_theta) + _IQ24mpy(i_beta, cos_theta);

2.5.2 FPGA实现技巧

FPGA的优势是流水线并行。我一般在FPGA里这样设计：

• 三级流水线：第一级算乘法，第二级算加法，第三级输出。每个时钟周期出一个结果。
• CORDIC算法：如果不想用查找表，可以用CORDIC核同时算sin/cos。迭代16次精度就够。
• 定点数位宽：内部用16位有符号数，乘法结果截断到16位。我习惯保留2位整数、14位小数，动态范围够用。

// Verilog 示例：Clark变换核心（流水线第一级）
// 输入：s_ia, s_ib (signed 16-bit)
// 输出：s_alpha, s_beta (signed 16-bit)

always @(posedge clk) begin
  // 第一级：乘法
  mult_ia_1 <= s_ia * 16'd1;          // iα = ia
  mult_sum <= (s_ia + {s_ib[15], s_ib[15:1]}) * K_SQRT3;  // (ia + ib/2) * √3
  
  // 第二级：加法/截断
  s_alpha <= mult_ia_1[30:15];        // 截断到16位
  s_beta  <= mult_sum[30:15];
end

2.6 DSP vs FPGA：怎么选？

对比项	DSP（如C2000）	FPGA（如Xilinx）
开发难度	低，C语言上手快	高，Verilog/VHDL调试麻烦
变换延迟	约1-2μs（含ADC读取）	约0.1-0.5μs（纯硬件流水线）
灵活性	高，算法修改方便	低，改一次综合半小时
适用场景	通用伺服、机器人关节	高速主轴、超低延迟场合

我个人建议：先拿DSP把算法跑通，再考虑要不要移植到FPGA。很多项目DSP就够了，别为了炫技上FPGA，给自己找麻烦。

2.7 常见问题与避坑指南

• 角度同步问题：Park变换和逆Park变换用的θ必须来自同一时刻。我见过有人用中断里采的θ做正变换，主循环里的θ做逆变换，结果电流环振荡。解决办法：在中断里一次性完成正逆变换。
• 零点偏移：电流采样有直流偏置时，Clark变换后αβ分量会带直流偏置，导致dq分量有基频纹波。我习惯在ADC采样后先做高通滤波或软件校零。
• 数值精度：定点实现时，注意乘法后不要立即截断。先保留完整乘积，最后再截断，能减少量化误差。