3. 电源完整性：电源纹波、瞬态响应、去耦电容布局、PDN阻抗
电源完整性，简称 PI。说白了，就是确保芯片的每一只电源脚，在任意时刻都能拿到它想要的电压和电流。启动抖动这个故障，十有八九跟电源脱不了干系。我见过太多工程师，花了几周查时序、查时钟，最后发现是电源纹波大了那么几十毫伏。
启动时，芯片内部状态机在疯狂翻转，电流需求像过山车。如果电源撑不住，电压就会塌陷。复位信号刚释放，核心逻辑一跑，电压掉到阈值以下，又复位了。这就形成了抖动。
核心观点： 启动抖动，本质上是电源在启动瞬间无法维持稳定的电压输出，导致逻辑电平判断混乱。
3.1 电源纹波：看得见的噪声
纹波是叠加在直流上的交流分量。开关电源的纹波通常在 10mV 到 50mV 之间。但启动时，这个值可能会翻倍。
我遇到过一块板子，常温下纹波只有 20mV，一切正常。放到高低温箱里，纹波飙到 80mV，启动就开始抖。后来发现是输出电容的 ESR 随温度变化了。
纹波对启动的影响，主要体现在两个地方：
- 复位阈值抖动： 复位芯片的阈值电压本身有精度，纹波叠加上去，可能导致复位信号在临界点反复跳变。
- 时钟抖动： 电源纹波会通过 PLL 的电源抑制比（PSRR）耦合到时钟输出上，造成时钟周期抖动。
排查技巧： 用示波器测量纹波时，记得去掉探头的地线夹，用接地弹簧。否则你测到的可能是空间辐射噪声，不是真实的纹波。
3.2 瞬态响应：启动时的电流冲击
启动瞬间，芯片从几乎零电流跳到满负荷工作。这个电流变化率（di/dt）非常快。电源的瞬态响应如果跟不上，电压就会掉下去。
举个例子，一颗 FPGA 启动时，内部逻辑全部使能，电流可能在几微秒内从 100mA 跳到 3A。如果电源的环路响应带宽不够，输出电容又不够大，电压会跌掉几百毫伏。
我习惯用电子负载做动态负载测试，模拟启动时的电流跳变。如果电压跌落超过 3%，我就会加电容或者调环路补偿。
| 参数 | 正常范围 | 启动抖动风险区 |
|---|---|---|
| 纹波（峰峰值） | < 30mV | > 50mV |
| 瞬态跌落 | < 3% | > 5% |
| 恢复时间 | < 50μs | > 100μs |
3.3 去耦电容布局：纸上谈兵 vs 实战
原理图上画了一堆电容，但布局不对，等于白画。电容的寄生电感（ESL）和走线电感串联后，高频下电容会变成电感，失去去耦作用。
我曾经在项目里，明明放了 10 个 100nF 电容，高频纹波还是压不下去。后来发现，电容离芯片电源脚太远，走线绕了一大圈。把电容挪到芯片背面，直接打过孔到电源焊盘，问题就解决了。
布局的几个要点：
- 就近原则： 电容距离芯片电源脚，不要超过 2mm。
- 小电容靠近： 100nF 及以下容值的电容，必须紧贴芯片。
- 回路最小化： 电流从电源出发，经过电容，再到芯片，最后回到地。这个回路面积越小越好。
- 多个过孔： 电容的电源和地焊盘，各打至少两个过孔到平面层。
注意： 不要把所有电容都堆在一起。应该分散布局，每个电源脚附近都有电容。我曾经见过有人把 20 个电容排成一排，离芯片 3 厘米远，那基本没用。
3.4 PDN阻抗：从源头到负载的全局视角
PDN 阻抗，就是电源从稳压器到芯片焊盘，整个路径的阻抗。理想情况下，我们希望这个阻抗在所有频率下都足够低。
为什么？因为电流变化时，阻抗会把电流变化转换成电压变化。公式很简单：ΔV = ΔI × Z。如果 Z 很大，ΔI 稍微一变，ΔV 就很大。
我习惯用网络分析仪扫一下 PDN 阻抗曲线。如果某个频率点出现阻抗尖峰，那这个频率的噪声就会被放大。启动时，电流包含丰富的频率成分，一旦某个频率落在尖峰上，抖动就来了。
降低 PDN 阻抗的方法：
- 增加平面电容： 电源层和地层靠得越近，平面电容越大。4 层板比 2 层板好很多。
- 多级去耦： 大电容（10μF~100μF）对付低频，小电容（100nF~1nF）对付高频。
- 减少走线电感： 电源走线要宽，过孔要多，回路要短。
实战建议： 启动抖动排查时，先看电源纹波，再看瞬态响应，最后扫 PDN 阻抗。这三个步骤，能解决 80% 的电源相关问题。
3.5 知识体系：电源完整性与启动抖动的关系
下面这张图，是我自己总结的排查逻辑。每次遇到启动抖动，我都会按这个框架走一遍。
嗯，这张图把排查路径理清楚了。从启动抖动出发，分三条路：纹波、瞬态、PDN 阻抗。每条路再往下走，就是具体的故障点和优化方向。
我的习惯： 每次改完电源布局，我都会用示波器抓一下启动波形，看看电压上升曲线是否平滑。如果上升过程中有台阶或者回勾，那大概率还有问题。
电源完整性这块，说到底就是三个字：低阻抗。阻抗低了，纹波自然小，瞬态响应也快，启动抖动也就消失了。你想想看，是不是这个道理？