第三章 显示链路基础：DPU、Display Stream 与接口协议
各位好，我是老赵。做座舱系统这么多年，我最大的体会就是——显示链路是座舱的命脉。你想想看，用户每天上车，第一眼看到的就是屏幕。如果显示链路没搞明白，再强的 SoC 也白搭。
这一章，咱们就深入聊聊 SA8295 的显示链路。我会从 DPU 硬件单元讲起，再到数据流的分层管理，最后落到物理接口上。嗯，都是实战中绕不开的硬骨头。
3.1 DPU 显示处理单元：屏幕背后的“画师”
DPU，全称 Display Processing Unit。说白了，它就是 SoC 内部专门负责“画画”的硬件模块。CPU 和 GPU 算完数据后，DPU 负责把这些数据转换成屏幕能识别的信号。
我个人习惯把 DPU 比作一个流水线工厂。原料是帧缓冲区里的图像数据，经过一道道工序，最终输出给屏幕。
3.1.1 DPU 的核心模块
SA8295 的 DPU 非常强大，它内部集成了多个专用硬件模块。我整理了一个表格，方便大家对照理解。
| 模块名称 | 功能描述 | 实战要点 |
|---|---|---|
| Layer Mixer | 负责将多个显示层（Layer）合成一张完整的图像 | 支持 alpha 混合、颜色键控，常用于画中画 |
| Color Processor | 进行色彩空间转换、Gamma 校正、色调映射 | HDR 内容必须经过此模块处理 |
| Scaler | 对图像进行缩放，适配不同分辨率的屏幕 | 双线性/双三次插值算法可选，性能开销不同 |
| Rotator | 支持 0°/90°/180°/270° 硬件旋转 | 竖屏应用必备，避免 CPU 做软件旋转 |
| Writeback | 将合成后的画面写回内存，用于截屏或录制 | 调试利器，不影响前台显示性能 |
3.1.2 DPU 的流水线架构
SA8295 的 DPU 支持多条独立的显示流水线（Pipeline）。每条流水线可以独立配置分辨率、刷新率和色彩格式。这意味着，你可以同时驱动仪表盘（低刷、低延迟）和中控屏（高刷、高色彩），互不干扰。
我画了一张图，展示 DPU 内部的数据流向。
3.2 Display Stream 分层：数据流的“交通管制”
数据从应用层到屏幕，不是一股脑儿倒进去的。它有一套严格的分层机制。我把它总结为三层模型。
3.2.1 三层数据流模型
- 应用层（SurfaceFlinger）：Android 系统的显示服务。它管理所有应用的窗口，决定哪个窗口在最上面。
- HAL 层（Hardware Composer）：硬件合成抽象层。它把合成任务交给 DPU 硬件，而不是用 GPU 软合成。这是性能的关键。
- 驱动层（DPU Driver）：直接操作 DPU 寄存器的内核驱动。它负责配置流水线、设置中断、管理帧缓冲。
我遇到过不少开发者，在 HAL 层卡住了。他们以为只要把 SurfaceFlinger 的图层丢过去就行，结果发现合成后的画面撕裂。为什么？因为没有正确配置 DPU 的 VBlank 同步信号。
3.2.2 帧缓冲与双缓冲机制
为了避免画面撕裂，现代显示系统都采用双缓冲（Double Buffering）。简单说，就是有两个缓冲区：一个给 DPU 扫描输出（Front Buffer），一个给 GPU 渲染写入（Back Buffer）。
当 GPU 渲染完一帧后，通过 ioctl 触发 Buffer Swap。DPU 在下一个 VBlank 周期切换 Front Buffer 指针。这样用户看到的永远是完整的帧。
// 伪代码：双缓冲切换流程
// 1. GPU 渲染到 Back Buffer
render_to_buffer(back_buffer);
// 2. 提交 Buffer 给 DPU
ioctl(fd, MSM_MDP_COMMIT, &commit_req);
// 3. DPU 在 VBlank 时切换
// Front Buffer = Back Buffer
// Back Buffer = 空闲 Buffer
// 4. 用户看到新帧3.3 MIPI DSI / DP 接口协议：物理层的“最后一公里”
数据在 DPU 内部处理完后，需要通过物理接口发送给屏幕。座舱领域最常见的两种接口就是 MIPI DSI 和 DisplayPort。
3.3.1 MIPI DSI：嵌入式屏幕的标配
DSI 是 MIPI 联盟定义的串行显示接口。它使用差分信号传输，抗干扰能力强，适合板级短距离连接。SA8295 集成了多个 DSI 控制器，每个控制器支持 4 条 Lane。
| 参数 | DSI 规格 | 实战建议 |
|---|---|---|
| 最大 Lane 数 | 4 Lane | 1080p@60fps 用 2 Lane 足够，4K 必须 4 Lane |
| 最大速率 | 2.5 Gbps/Lane (DSI-2) | 注意 PCB 走线等长，差分阻抗 100Ω |
| 工作模式 | Command Mode / Video Mode | 仪表盘建议用 Command Mode，低功耗 |
| 数据包格式 | Long Packet / Short Packet | Short Packet 用于同步信号，Long Packet 传像素 |
3.3.2 DisplayPort：高分辨率与长距离的王者
对于中控大屏或副驾娱乐屏，DP 接口更合适。它支持更高的分辨率和更长的传输距离。SA8295 支持 eDP 1.4 和 DP 1.4 标准。
DP 接口的核心优势在于：
- 高带宽：HBR3 模式单 Lane 8.1 Gbps，4 Lane 轻松驱动 4K@120Hz
- 多流传输（MST）：一根 DP 线可以串联多个屏幕，减少线束
- 辅助通道（AUX）：用于读取屏幕的 EDID 信息，自动识别分辨率
我记得第一次用 MST 功能时，差点被坑。MST 要求所有串联的屏幕必须使用相同的时序参数。如果混用不同刷新率的屏幕，DP 控制器会直接罢工。
3.3.3 DSI 与 DP 的选型对比
在实际项目中，如何选择？我列了一个对比清单。
| 维度 | MIPI DSI | DisplayPort |
|---|---|---|
| 传输距离 | 板级 < 30cm | 线缆可达 3m |
| 分辨率上限 | 4K@30fps (4 Lane) | 8K@60fps (4 Lane) |
| 功耗 | 低（~50mW/Lane） | 中（~200mW/Lane） |
| 线束复杂度 | FPC 排线，需就近放置 | 标准 DP 线，布局灵活 |
| 典型场景 | 仪表盘、小尺寸中控 | 大尺寸中控、副驾屏、后排屏 |
3.4 本章小结
这一章的内容偏硬件，但非常重要。DPU 是显示链路的“心脏”，Display Stream 分层是“血管”，DSI/DP 接口是“末梢神经”。任何一个环节出问题，屏幕都不会正常工作。
嗯，我建议你在做板级设计时，先把 DPU 的 Pipeline 分配图画出来。哪条 Pipeline 接哪个屏幕，用什么接口，分辨率多少。画清楚了，后面调试能省一半时间。