3、电源树设计：电源拓扑结构、LDO与DC-DC选型、电源完整性基础
电源树设计，说白了就是给板子上每个芯片“喂饭”。
我见过不少新手，原理图画得飞起，结果电源没规划好，板子一上电就冒烟，或者某个模块死活不工作。嗯，电源树要是没搭好，后面所有验证都是白费功夫。
3.1 电源拓扑结构：从输入到输出的“血脉”
拿到一个项目，我习惯先画一张电源树框图。这张图能帮你理清整个板子的供电脉络。
核心思路：从总输入电源开始，逐级降压、分支，最终到达每个负载点（Point of Load, POL）。
举个例子，一个典型的嵌入式系统电源树长这样：
画电源树时，我一般会标注清楚每个节点的电压、电流、最大纹波要求。这能帮你快速发现供电瓶颈。
3.2 LDO与DC-DC选型：什么时候用谁？
很多工程师纠结LDO和DC-DC怎么选。其实没那么复杂，看三个指标就行：压差、电流、噪声。
| 对比项 | LDO（低压差线性稳压器） | DC-DC（开关稳压器） |
|---|---|---|
| 效率 | 低（约 Vout/Vin） | 高（80%~95%） |
| 输出纹波 | 极低（< 10μV） | 较高（10~100mV） |
| 输入输出压差 | 小（典型0.1~0.5V） | 可大（升压/降压/升降压） |
| 输出电流 | 小（通常< 1A） | 大（可达数十A） |
| 外围器件 | 少（仅输入输出电容） | 多（电感、电容、反馈电阻） |
| 成本 | 低 | 较高 |
我的选型口诀：
- 大压差 + 大电流 → 用DC-DC（比如12V转3.3V给FPGA核心供电）
- 小压差 + 低噪声 → 用LDO（比如3.3V转1.8V给PLL供电）
- 中间地带 → DC-DC后级再加LDO，兼顾效率和噪声
我曾经在一个射频项目里，直接用DC-DC给VCO供电，结果频谱仪上一堆毛刺。后来换成LDO，纹波瞬间干净了。嗯，模拟电路对电源噪声特别敏感，这个坑我踩过。
3.3 电源完整性基础：别让电压“塌了”
电源完整性（PI），说白了就是保证芯片管脚上的电压，在动态负载下不掉出规格范围。
你想想看，CPU突然从休眠切到满负荷运行，电流从10mA飙到2A，如果电源路径阻抗太高，电压瞬间就塌了。轻则逻辑错误，重则系统复位。
3.3.1 目标阻抗法
这是PI设计的核心方法。公式很简单：
Z_target = (Vdd * Ripple%) / ΔI
其中：
- Vdd = 核心电压（如1.2V）
- Ripple% = 允许的纹波百分比（通常3%~5%）
- ΔI = 瞬态电流变化（如2A - 0.01A ≈ 2A）
举例：1.2V * 5% / 2A = 0.03Ω = 30mΩ也就是说，从芯片管脚往回看，整个电源分配网络（PDN）的阻抗，在目标频率范围内必须小于30mΩ。
注意：目标阻抗不是直流电阻，而是交流阻抗。频率范围通常从DC到芯片开关频率的5~10倍。高频段主要靠去耦电容，低频段靠电源模块和PCB走线。
3.3.2 去耦电容的“三件套”
我习惯在芯片周围放三种电容：
- 大电容（10~100μF）：钽电容或陶瓷电容，负责低频去耦，应对ms级的电流变化。
- 中电容（0.1~1μF）：MLCC，负责中频去耦，应对μs级的电流变化。
- 小电容（10~100pF）：高频MLCC，负责高频去耦，应对ns级的电流变化。
摆放时，小电容要离芯片管脚最近，大电容可以稍远。我见过有人把100μF电容放得离芯片10cm远，那基本等于没放——电容的ESL（等效串联电感）会把高频路径堵死。
3.3.3 PCB叠层与平面电容
高速板子，电源和地平面之间会自然形成一个平板电容。这个电容虽然不大（每平方英寸几十pF），但它的ESR和ESL极低，对高频去耦非常有用。
我建议：
- 电源和地平面尽量靠近（间距≤4mil）
- 不要跨分割平面走高速信号
- 每层电源平面都要有对应的地平面作为回流路径
一句话总结电源完整性：低阻抗、多电容、近摆放、紧耦合。
3.4 实战避坑指南
最后分享几个我踩过的坑：
- LDO输入输出电容不能省：我曾经为了省成本，去掉了一颗0.1μF的输入电容，结果LDO自激振荡，输出纹波直接飙到200mV。
- DC-DC电感选型要看饱和电流：电感饱和后，电流会瞬间失控，轻则效率下降，重则烧MOSFET。我一般留20%~30%的余量。
- 电源树要留测试点：每个电源节点都放一个测试点或0Ω电阻，方便调试时断开或测量。不然板子贴好了，想测个电流都无从下手。
- 注意上电时序：有些芯片要求内核电压先于IO电压上电，否则可能闩锁损坏。我习惯用电源监控芯片或RC延时电路来控制时序。
电源树设计，看似简单，实则门道很多。把这一步做扎实了，后面的硬件验证才能顺风顺水。