4、去耦电容布局：电容频率特性、容值选择、布局位置、过孔连接、多电容组合策略
去耦电容这玩意儿，说简单也简单，说复杂真能写一本书。我见过太多工程师，原理图里哗啦啦摆了一堆电容，板子回来一测，高频噪声照样超标。为什么？因为电容不是理想器件，你放的位置、走的过孔、选的容值，每一步都在影响最终效果。
咱们今天就把这事掰开揉碎了讲。从电容的频率特性开始，到容值选择、布局位置、过孔连接，最后聊多电容组合策略。嗯，都是实战中踩过的坑。
4.1 电容的频率特性——它不是你想象中那个电容
先问一个问题：一个标称 100nF 的 MLCC 电容，在 100MHz 时还是 100nF 吗？
答案是否定的。实际电容有等效串联电阻（ESR）和等效串联电感（ESL）。它的等效模型是一个 RLC 串联电路。你想想看，当频率升高到某个点，容抗和感抗相等，电容就进入自谐振频率（SRF）。过了这个点，电容就变成感性了——它不再滤除高频，反而像个电感在振荡。
| 参数 | 理想电容 | 实际电容 |
|---|---|---|
| 阻抗特性 | 随频率升高单调下降 | 先降后升，有最低点 |
| 高频行为 | 始终容性 | 超过 SRF 后呈感性 |
| 影响因素 | 仅容值 | ESR + ESL + 容值 |
核心结论：去耦电容的有效频段，是从 DC 到它的自谐振频率。超过 SRF，电容就失效了。
我在项目中遇到过一件事：一块 8 层板的 DDR 走线，电源噪声始终压不下去。查了半天，发现工程师在 VTT 电源上只放了 100nF 电容。100nF 的 SRF 大概在 10~20MHz 左右，而 DDR 的开关噪声在 200MHz 以上。说白了，电容根本没在工作频段内。换成 10nF 和 1nF 组合后，问题立刻解决。
4.2 容值选择——不是越大越好
很多人有个误区：去耦嘛，电容越大越好，多放点总没错。其实不是。
大容值电容（比如 10µF、100µF）的 ESL 也大，SRF 低，适合滤除低频噪声（< 1MHz）。小容值电容（100nF、10nF、1nF）的 ESL 小，SRF 高，适合滤除高频噪声（10MHz~1GHz）。
我个人的习惯是：
- 电源入口：放 10µF~100µF 电解或钽电容，负责低频去耦和储能
- 芯片周围：放 100nF MLCC，覆盖 1MHz~100MHz 频段
- 高速信号附近：加 10nF 或 1nF，覆盖 100MHz 以上
小技巧：0402 封装的 100nF MLCC，SRF 大约在 30~50MHz；0201 封装可以做到 100MHz 以上。封装越小，ESL 越低，高频性能越好。
4.3 布局位置——距离决定一切
电容离芯片越远，效果越差。这不是废话，是有物理原因的。电容到芯片引脚之间的走线和过孔，会引入额外的寄生电感。这个寄生电感会和电容本身的 ESL 串联，进一步降低 SRF。
我曾经做过一个对比实验：
- 电容紧贴芯片引脚放置，距离 < 1mm：有效去耦频率可达 500MHz
- 电容放在 5mm 之外：有效去耦频率降到 100MHz
- 电容放在 10mm 之外：基本只能滤除 50MHz 以下的噪声
所以，布局时记住几个原则：
- 电容尽量靠近芯片的电源引脚，越近越好
- 优先放在芯片同一面，不要跨层放
- 多个电容围绕芯片均匀分布，不要堆在一个角落
- 小容值电容更靠近引脚，大容值可以稍远
避坑指南：我曾经见过一个设计，工程师把去耦电容全部放在 PCB 背面，通过过孔连接到正面芯片。结果高频噪声完全没滤掉。为什么？因为过孔本身有 0.5~1nH 的寄生电感，两个过孔串联就是 1~2nH，直接把 SRF 拉低了一个数量级。
4.4 过孔连接——细节决定成败
过孔是去耦电容的隐形杀手。每个过孔大约有 0.5~1nH 的寄生电感。你想想看，一个 100nF 电容本身的 ESL 也就 0.5nH 左右，如果通过两个过孔连接到电源平面，寄生电感就翻倍了。
我建议的做法：
- 每个电容至少用两个过孔，一个接电源，一个接地
- 过孔尽量靠近电容焊盘，走线越短越好
- 使用多个过孔并联，降低总寄生电感
- 避免长走线连接过孔，直接打在焊盘旁边
| 连接方式 | 寄生电感（估算） | 有效去耦频率上限 |
|---|---|---|
| 单过孔 + 长走线 | 2~3 nH | ~50 MHz |
| 单过孔 + 短走线 | 1~1.5 nH | ~100 MHz |
| 双过孔 + 紧贴焊盘 | 0.5~0.8 nH | ~200 MHz |
| 四过孔 + 紧贴焊盘 | 0.3~0.5 nH | ~500 MHz |
记住：去耦电容的过孔，不是随便打个孔就行。过孔的数量、位置、走线长度，直接决定了电容在高频下是否有效。
4.5 多电容组合策略——打组合拳
单个电容的频段覆盖有限。要覆盖从 DC 到 GHz 的宽频段，必须用多个不同容值的电容组合。
我常用的组合策略：
- 10µF + 100nF + 10nF + 1nF：覆盖 DC~1GHz，适合大多数数字芯片
- 100µF + 10µF + 100nF：适合电源入口，兼顾低频储能和高频去耦
- 100nF + 1nF + 100pF：适合 RF 或高速模拟电路，重点覆盖高频
但要注意，不同容值的电容并联时，可能会在某个频率点产生反谐振。反谐振时，阻抗会突然升高，反而让噪声变大。怎么避免？
- 容值跨度不要太大，比如 10µF 和 100nF 之间差 100 倍，反谐振会比较明显
- 使用不同封装，让它们的 SRF 错开
- 适当增加 ESR，比如用磁珠或小电阻串联，抑制反谐振峰值
我的经验：对于大多数数字电路，10µF + 100nF + 10nF 这个组合就够用了。如果板子空间紧张，至少保证每个电源引脚附近有一个 100nF 电容。别贪多，放对了位置比放一堆更重要。
4.6 知识结构图
下面这张图总结了去耦电容布局的核心逻辑，从频率特性到组合策略，一条线串起来：
4.7 总结
去耦电容布局，说白了就是跟寄生电感做斗争。电容本身的 ESL 你改不了，但你可以通过布局、过孔、组合策略来最小化外部寄生电感。
最后再啰嗦一句：别迷信仿真。仿真模型再准，也不如你亲手测一次。我每次做板回来，第一件事就是拿近场探头扫一下电源平面的噪声分布。哪里噪声高，就在哪里补电容。这才是最实在的方法。