3. 半导体器件失效模型：集成电路基本失效机制、摩尔定律对失效率的影响、工艺节点与失效率的关系

做FMEDA分析，最怕什么？最怕你拿着一个通用失效率数据库，往自己的芯片上一套，就完事了。我见过太多这样的案例——结果现场失效率跟预测差了一个数量级。

为什么？因为你没搞清楚你的芯片到底是怎么失效的。半导体器件的失效模型，是FMEDA的底层逻辑。今天我们就把它掰开揉碎了讲清楚。

3.1 集成电路的基本失效机制

芯片失效，说白了就三大类：时间相关介质击穿（TDDB）、热载流子注入（HCI）、电迁移（EM）。另外还有应力迁移（SM）和负偏压温度不稳定性（NBTI）。嗯，这里要注意，NBTI在PMOS器件里尤其突出。

失效机制	物理本质	主要诱因	典型失效模式
TDDB	栅氧化层缺陷累积形成导电通路	高电场、高温	栅极漏电、短路
HCI	高能载流子注入栅氧化层或界面	高沟道电场、开关活动	阈值电压漂移、跨导退化
EM	金属原子在电子风作用下迁移	高电流密度、高温	互连开路、短路
SM	金属层因热膨胀系数失配产生应力	温度循环、封装应力	金属线断裂、空洞
NBTI	PMOS中Si-SiO₂界面陷阱生成	负栅压、高温	阈值电压漂移、速度退化

我在一个车规级MCU项目里遇到过这种情况：客户反馈芯片在高温老化后，SRAM的保持时间变差。我们一开始怀疑是EM问题，但后来发现其实是NBTI导致PMOS的阈值电压漂移，进而影响了存储单元的稳定性。嗯，从那以后，我再也不敢只看单一失效机制了。

3.2 摩尔定律对失效率的影响

摩尔定律告诉我们，芯片上的晶体管密度每18-24个月翻一番。但失效率呢？它可不是跟着翻的。

你想想看，晶体管变小了，栅氧化层更薄了，互连线更窄了。每个晶体管的固有失效率其实是上升的。但为什么我们感觉芯片越来越可靠？因为工艺进步带来了更纯净的材料、更精确的控制，以及更完善的冗余设计。

我个人习惯用这个公式来估算工艺缩放对失效率的影响：

λ_total = N × λ_per_device × SF

其中：

• λ_total：芯片总失效率
• N：晶体管数量
• λ_per_device：单个晶体管失效率
• SF：缩放因子（工艺越先进，SF通常大于1）

举个例子：从180nm到7nm，晶体管数量增加了约1000倍，但单个晶体管的失效率只降低了约10倍。所以总失效率其实是增加了约100倍。这就是为什么先进工艺的芯片，对FMEDA的要求反而更高。

3.3 工艺节点与失效率的关系

不同工艺节点，失效机制的权重完全不同。我整理了一个对比表，你可以直接用在FMEDA分析中：

工艺节点	主要失效机制	失效率趋势	FMEDA注意事项
≥ 180nm	EM、SM	较低，成熟稳定	重点关注互连可靠性
130nm - 65nm	TDDB、HCI	中等，随电压升高明显	需要区分AC/DC应力
45nm - 28nm	NBTI、TDDB	较高，受温度影响大	必须考虑老化效应
≤ 16nm	多机制耦合、随机电报噪声	高，且分布离散	需要统计模型，不能只靠均值

为什么会这样？因为随着工艺节点缩小，栅氧化层厚度从几十纳米降到了几纳米。在7nm工艺中，栅氧化层只有不到1nm——也就是几个原子层的厚度。这时候，单个原子缺陷就可能导致器件失效。失效率的分布也从原来的高斯分布，变成了更复杂的极值分布。

3.4 知识体系框架

下面这张图，把半导体器件失效模型的核心逻辑串起来了。你可以把它当作FMEDA分析的路线图：

3.5 实战建议

好了，理论讲完了，说点实际的。做FMEDA时，怎么处理这些失效模型？

1. 先确定工艺节点：不同节点，失效模型权重不同。别拿130nm的模型套7nm。
2. 区分AC和DC应力：HCI在AC应力下比DC应力下轻得多，但NBTI在AC下反而更严重。我见过有人把AC应力当DC算，结果失效率高估了5倍。
3. 考虑温度分布：芯片不同区域的温度可能差几十度。TDDB和EM对温度极其敏感，一定要做热仿真，不能只用一个结温。
4. 使用工艺厂提供的PDK数据：工艺厂通常会有基于测试芯片的失效率数据。虽然不一定完全准确，但比通用数据库靠谱得多。
5. 留余量：对于≤28nm工艺，我建议在FMEDA分析中至少留20%的余量，用来覆盖工艺波动和模型不确定性。