1. 低功耗设计概述：为什么需要低功耗？

各位同学，咱们今天聊聊低功耗设计。说实话，我入行那会儿，大家最关心的是「能不能跑起来」、「性能够不够」。功耗？那是锦上添花的事。

但现在不一样了。你想想看，一个物联网节点，两节AA电池要用三年；一块智能手表，一天一充用户就骂娘；数据中心里，电费比设备费还贵。功耗，已经从「加分项」变成了「硬门槛」。

1.1 为什么需要低功耗？

我总结了三类驱动力，咱们一个一个说。

驱动力	典型场景	痛点
续航需求	可穿戴、IoT传感器、助听器	电池容量受限，用户不愿频繁充电
散热限制	手机、平板、笔记本电脑	被动散热，温升影响用户体验
运营成本	数据中心、基站、边缘网关	电费占TCO比例越来越高

拿我做过的一个NB-IoT水表项目来说。客户要求：一节ER18505电池，每天上报一次数据，寿命不低于6年。算下来，平均功耗不能超过30微安。嗯，这要是按传统MCU「一直跑」的思路，根本不可能。

1.2 功耗的组成：动态功耗与静态功耗

要搞低功耗，先得知道功耗从哪来。说白了，芯片功耗就两大块：动态功耗和静态功耗。

1.2.1 动态功耗

动态功耗，就是电路在「干活」时消耗的能量。它又分两部分：

• 开关功耗：CMOS门翻转时，对负载电容充放电产生的功耗。公式是 P_sw = α·C_L·V_DD²·f。α是翻转率，C_L是负载电容，V_DD是电压，f是频率。
• 短路功耗：门翻转瞬间，PMOS和NMOS同时导通，形成从VDD到GND的直流通路。这部分通常占动态功耗的10%~20%。

我个人的习惯是，先盯住开关功耗。为什么？因为V_DD是平方项。电压降一半，动态功耗降到四分之一。这比降频划算多了。

1.2.2 静态功耗

静态功耗，就是电路「闲着」也在漏电。主要来源：

• 亚阈值漏电：晶体管关不彻底，源漏之间仍有微弱电流。温度每升高10°C，漏电大约翻一倍。
• 栅极漏电：栅氧化层太薄，电子直接隧穿过去。先进工艺下这个问题更突出。
• 栅极感应漏电：漏极高电场在栅极下方感应出的漏电流。

1.2.3 动态 vs 静态：谁更关键？

对比维度	动态功耗	静态功耗
产生原因	电路翻转、信号跳变	晶体管漏电
与频率关系	正比于频率	与频率无关
与电压关系	正比于V²	指数关系（亚阈值区）
与温度关系	弱相关	强相关（每10°C翻倍）
主导场景	活跃模式、高频运行	休眠模式、待机状态

你想想看，一个传感器节点，99%的时间在休眠。这时候静态功耗就是「大头」。反过来，CPU全速跑视频编码时，动态功耗占绝对主导。所以，低功耗设计没有「一招鲜」，得看场景。

1.3 低功耗设计的挑战与机遇

1.3.1 挑战

做了十几年低功耗，我踩过的坑不少。总结下来，核心挑战有三个：

1. 性能与功耗的博弈：降频省电，但响应慢了；关外设省电，但功能受限了。怎么平衡？没有标准答案。
2. 唤醒延迟：深度休眠功耗低，但唤醒要毫秒级；浅度休眠唤醒快，但功耗高。我见过一个项目，为了省电把休眠模式设得太深，结果外部事件来了，MCU来不及响应，数据丢了。
3. 电源完整性：休眠唤醒瞬间，电流剧烈变化。电压跌落、地弹、纹波，哪个处理不好都可能让系统复位。

1.3.2 机遇

挑战的另一面，就是机遇。我个人觉得，低功耗设计正处在一个黄金期：

• 工艺进步：从180nm到28nm再到FinFET，漏电和动态功耗都在改善。但先进工艺的漏电管理也更复杂了。
• 架构创新：多核异构、近阈值计算、非易失性存储器，给低功耗设计提供了新武器。
• 软件赋能：动态电压频率调整（DVFS）、电源门控、任务调度，软件能做的越来越多。

我记得2018年做一个AI边缘推理设备，用28nm工艺，通过精细的电源域划分和任务调度，把推理功耗从5W压到了800mW。客户说：「你们是怎么做到的？」其实没什么魔法，就是把每个环节的功耗都抠了一遍。

1.4 本章知识体系

下面这张图，把本章的核心逻辑串起来了。你可以把它当作后续学习的「地图」。

这张图把本章的核心脉络理清楚了。从「为什么需要低功耗」出发，分三条线展开：驱动力、功耗组成、挑战与机遇。后面的课程，咱们会沿着这些分支，一个一个深入。