3. 硬件初始化阶段：SoC上电时序、时钟与PLL配置、DDR初始化、存储控制器初始化
硬件初始化阶段是车载系统启动流程中最早、最底层的环节，直接决定了SoC能否从“死硅”进入可执行指令的状态。该阶段通常由Boot ROM中的固化代码主导，在外部主电源稳定后依次完成上电时序控制、时钟树建立、DDR训练与初始化、以及存储控制器（NAND/eMMC/SD）的底层配置。任何一步的时序或参数错误都会导致系统无法启动，因此该阶段也是Boot Time优化的第一道关卡。
3.1 SoC上电时序
现代车规SoC（如NXP S32G、TI TDA4、Renesas R-Car）通常需要多路独立电源轨，包括核心电压（VDD_CORE）、I/O电压（VDD_IO）、PLL模拟电压（VDDA_PLL）、DDR参考电压（VREF）等。上电时序必须严格遵循芯片手册规定的斜坡顺序与延迟窗口，否则可能触发SoC内部POR（Power-On Reset）保护或导致IO闩锁。
| 电源轨 | 典型电压 | 上电顺序 | 稳定时间要求 |
|---|---|---|---|
| VDD_CORE | 0.8V – 1.0V | 第1路 | ≤ 2ms 从10%到90% |
| VDDA_PLL | 1.8V | 第2路（Core之后） | ≤ 1ms，且需比Core晚≥100μs |
| VDD_IO | 3.3V / 1.8V | 第3路 | ≤ 3ms，需在PLL稳定后 |
| VREF_DDR | 0.5×VDD_DDR | 最后一路 | 需在DDR VDD稳定后≥200μs |
3.2 时钟与PLL配置
SoC上电后，Boot ROM首先使用内部低速振荡器（通常为32kHz或12MHz RC振荡器）运行，随后通过配置PLL（Phase-Locked Loop）将参考时钟倍频至核心、总线、外设所需的高频时钟。PLL的锁定时间直接影响Boot ROM的执行等待周期。
- 参考时钟源选择： 优先使用外部晶振（精度高、抖动低），内部RC仅用于快速启动或故障回退。
- 倍频因子（M）与分频因子（N）： 决定输出频率 F_out = F_ref × (M/N)。倍频越大，锁定时间越长。
- 锁定检测： 软件需轮询PLL锁定状态寄存器，或使能硬件中断，避免在未锁定状态下切换时钟源。
- 时钟门控： 在DDR初始化完成前，关闭未使用外设的时钟以降低功耗和电磁干扰。
3.3 DDR初始化
DDR初始化是硬件初始化阶段中耗时最长的子步骤，通常需要5–50ms，具体取决于DDR类型（DDR3/DDR4/LPDDR4/LPDDR5）、容量、通道数以及训练算法复杂度。Boot ROM或SPL（Secondary Program Loader）中的DDR初始化代码负责完成以下关键任务：
- DDR控制器复位与时钟使能： 释放DDR PHY复位，使能DDR参考时钟（CK/CK#）。
- 时序参数编程： 根据SPD（Serial Presence Detect）或设备树中的时序参数，配置tRCD、tCL、tRP、tRAS、tRFC等关键延迟。
- ZQ校准： 对DDR I/O进行输出驱动阻抗校准，确保信号完整性。
- DDR PHY训练： 包括读写平衡（Write Leveling）、门控训练（Gate Training）、数据眼训练（DQ/DQS Training），用于补偿PCB走线延迟和PVT变化。
- 内存测试（可选）： 部分安全等级要求较高的车载系统会执行快速内存BIST（Built-In Self-Test），验证DDR基本读写功能。
| DDR类型 | 典型初始化时间 | 训练复杂度 | Boot Time优化空间 |
|---|---|---|---|
| DDR3 | 5–15ms | 低（无需Write Leveling） | 较小（可跳过部分训练） |
| DDR4 | 10–30ms | 中（需Write Leveling + Gate训练） | 中等（可预置训练结果） |
| LPDDR4 | 15–40ms | 高（多通道+DFI接口训练） | 较大（可缓存训练参数） |
| LPDDR5 | 20–50ms | 很高（需WCK训练+自适应均衡） | 很大（需硬件加速训练） |
3.4 存储控制器初始化
在DDR初始化完成后，Boot ROM或SPL需要初始化存储控制器，以便从非易失性存储介质（eMMC、NAND Flash、SD卡、SPI NOR Flash）中加载下一级Boot Loader（如U-Boot SPL或ATF）。存储控制器的初始化包括：
- 时钟与接口时序配置： 设置存储控制器的工作频率（如eMMC HS200模式下的200MHz时钟），配置数据线宽度（4-bit或8-bit）和采样延迟。
- 控制器模式设置： 选择DMA模式或PIO模式，配置命令队列深度和中断使能。
- 介质识别与初始化： 发送CMD0（GO_IDLE_STATE）、CMD2（ALL_SEND_CID）、CMD3（SET_RELATIVE_ADDR）等eMMC/SD协议命令，获取设备CID、CSD、OCR等关键寄存器信息。
- 分区切换（仅eMMC）： 若Boot Image存储在eMMC的Boot分区或RPMB分区，需通过SWITCH命令（CMD6）切换到对应分区。
- ECC与坏块管理（仅NAND）： 配置硬件ECC引擎，扫描坏块表（BBT），跳过已知坏块。
- 预置时序参数： 将eMMC/SD的时序参数（如dll值、采样延迟）在编译时固化到设备树或配置头文件中，避免运行时动态探测。
- 跳过非必要命令： 在已知硬件拓扑的情况下，可跳过CMD2（全卡识别）直接使用预设RCA，减少协议交互次数。
- 使用HS400/HS200高速模式： 在Boot阶段尽早切换到高速模式（如eMMC HS200 @200MHz），将后续数据读取带宽提升至200MB/s以上。
- DMA提前使能： 在存储控制器初始化完成后立即配置DMA引擎，使后续的Boot Loader加载过程无需CPU逐字节搬运。
3.5 硬件初始化阶段Boot Time优化总结
| 子阶段 | 典型耗时 | 优化手段 | 预期节省 |
|---|---|---|---|
| 上电时序 | 5–20ms | PMIC可编程斜坡 + 重叠窗口压缩 | 5–15ms |
| PLL锁定 | 0.5–2ms | 快速锁定模式 + 预置分频系数 | 0.3–1ms |
| DDR初始化 | 5–50ms | 预置训练参数 + 跳过冗余测试 | 10–40ms |
| 存储控制器初始化 | 2–10ms | 预置时序 + 跳过CMD2 + 高速模式 | 1–5ms |