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FPGA实现IEEE 802.1Qbv门控调度模块

共计 30 章节
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01
课程导论
IEEE 802.1Qbv标准背景 · 时间敏感网络（TSN）概述 · 门控调度在工业与车载网络中的作用
课程导论IEEE
02
IEEE 802.1Qbv协议核心
门控列表（Gate Control… · GCL） · 循环周期
IEEEQbv
03
FPGA基础与开发环境
FPGA架构简介 · 常用开发板与工具链（Vivado/Q… · Verilog/VHDL基础
FPGA开发环境
04
时间同步基础
IEEE 802.1AS（）… · FPGA中时间戳获取与时钟同步方法 · 纳秒级时间精度实现
时间同步基础IEEE
05
门控调度模块需求分析
功能需求 · 性能指标（调度精度 · 延迟
门控调度模块需求…功能需求
06
系统架构设计
模块划分（时间管理 · 门控表存储 · 调度控制
系统架构设计模块划分
07
门控表（GCL）存储与解析
GCL数据结构 · 存储方式（BRAM/寄存器） · 解析逻辑
GCL门控表
08
时间管理模块实现
基于FPGA的时钟计数器 · 周期同步 · 时间窗口比较器
时间管理模块实现FPGA
09
队列管理模块
多队列FIFO设计 · 优先级队列 · 队列状态监控
队列管理模块FIFO
10
门控调度控制逻辑
门状态切换逻辑 · 调度表执行引擎 · 时间触发与事件触发结合
门控调度控制逻辑门状态切换逻辑
11
Verilog RTL设计实战（一）
搭建工程框架 · 定义模块接口 · 编写时间管理模块RTL代码
VerilogRTL
12
Verilog RTL设计实战（二）
实现GCL存储与解析模块 · 状态机编码 · 仿真测试
VerilogRTL
13
Verilog RTL设计实战（三）
实现队列管理模块 · FIFO读写控制 · 满空标志生成
VerilogRTL
14
Verilog RTL设计实战（四）
实现门控调度控制逻辑 · 门状态输出 · 与队列模块集成
VerilogRTL
15
仿真验证方法
编写testbench · 时序仿真 · 功能仿真
仿真验证方法testbench
16
硬件调试与验证
FPGA在线调试（ILA/Signa… · 逻辑分析仪使用 · 时序约束与收敛
硬件调试验证
17
性能优化与资源评估
时序优化（流水线 · 关键路径） · 资源占用分析（LUT/FF/BRAM…
性能优化资源评估
18
与以太网MAC集成
标准MAC接口（GMII/RGMII… · 发送路径集成 · 帧调度与门控联动
MAC以太网
19
多队列调度策略扩展
严格优先级 · 加权轮询（WRR） · 时间感知整形（CBS）
多队列调度策略扩…严格优先级
20
案例实战
基于Xilinx FPGA实现8队列… · 从需求到上板验证完整流程
案例实战Xilinx
21
案例实战
基于Intel FPGA实现Qbv门… · 对比不同工具链与架构差异
案例实战Intel
22
常见问题与调试技巧
时序违例 · 同步问题 · 状态机死锁
常见问题调试技巧
23
测试与验证方法学
单元测试 · 集成测试 · 系统级验证
测试验证方法学
24
标准符合性测试
如何验证实现符合IEEE 802.1… · 测试向量设计 · 一致性测试工具
标准符合性测试IEEE
25
与TSN其他协议协同
Qbv与Qav · Qbu · Qci等协议的关系
TSN其他协议协同
26
应用场景深入
工业控制（PLC · 运动控制） · 车载以太网（ADAS
应用场景深入PLC
27
高级主题
可编程门控调度 · 动态GCL更新 · 多端口同步调度
高级主题可编程门控调度
28
项目实战
从零构建一个完整的Qbv门控调度IP… · 包括文档 · 代码
项目实战Qbv
29
课程总结与知识体系梳理
核心知识点回顾 · 常见误区 · 学习资源推荐
课程总结知识体系梳理
30
综合考核与项目答辩
设计一个综合项目（如多端口Qbv调度… · 完成设计 · 仿真
综合考核项目答辩