第4章 序列与序列器机制：核心概念、原理机制与实战要点

在UVM验证平台中，激励的生成与驱动是仿真验证的基础动作。sequence/sequencer机制将“产生什么事务”与“如何驱动信号”彻底分层：sequence负责构造数据流，driver负责时序驱动，而sequencer作为中间协调者，承担仲裁与握手。理解这一机制，是构建高复用性、高可控性验证环境的关键。

问题背景

• 早期验证环境中，driver直接内部构造激励，代码复用性差、扩展性弱。
• 多种测试场景需要差异化激励序列，硬编码方式导致验证代码膨胀。
• 多个激励源（sequence）并发发起请求时，需要仲裁机制保证调度秩序。
• 激励生成与信号驱动高度耦合，难以独立维护和优化。

核心概念

四个核心类共同完成激励生命周期：uvm_sequence_item 是数据载体；uvm_sequence 是事务生成器；uvm_sequencer 是仲裁与路由中心；uvm_driver 是DUT时序驱动终端。它们之间的握手关系如下：