第4章 Verilog RTL可综合性基础与可验证设计

问题背景

在数字前端流程中，RTL 是仿真验证与逻辑综合的共同输入。验证工程师如果只关心“仿真能过”，而忽略“可综合”这一硬约束，最终代码可能无法映射到真实芯片。本章以可综合性为主线，讲解可综合 RTL 的核心子集、仿真与综合的语义差异，以及可验证设计（DFV）对代码结构的要求。

核心概念

• 可综合（Synthesizable）：RTL 代码能够被综合工具完整映射为标准单元库中的组合逻辑、触发器和存储器。
• 不可综合（Non-synthesizable）：只用于仿真建模的语言构造，如 initial、#delay、fork/join、force/release 等。
• 可验证设计（DFV）：在 RTL 中预留可观测信号、断言、覆盖率点和调试接口，确保设计能被高效验证。

可综合是仿真正确性的物理下限，可验证是工程交付效率的保障。二者共同约束 RTL 编码风格。

原理机制

仿真器和综合工具对同一段 RTL 的解释路径不同。

• 仿真语义：基于事件队列推进时间，reg 是变量容器，initial、forever、#delay 都能被完整执行。
• 综合语义：只处理可综合子集，把 always/assign 等结构映射到逻辑门；initial、#delay 等没有硬件对应，直接忽略或报错。
• 推断规则：电平敏感列表推断组合逻辑，时钟沿敏感列表推断触发器；阻塞/非阻塞赋值影响仿真与综合匹配。

流程步骤：可综合RTL的验证链路

1. RTL编码：使用 assign、always、实例化和参数化设计，遵守可综合子集。
2. 静态检查：用 lint、CDC、可综合性检查工具在仿真前拦截不可综合语法。
3. 行为仿真：验证 RTL 功能，同时插入断言与覆盖率点（DFV）。
4. 逻辑综合：映射门级网表，检查面积、时序、功耗和约束是否满足。
5. 门级验证：综合后仿真与 STA，确保门级行为与 RTL 一致。

案例说明：从“仿真能过”到“可综合”

一段“仿真正常但不可综合”的RTL风格：把时钟生成放进了RTL模块。

// 不可综合：把时钟与延迟写在RTL中
reg clk;
initial begin
  clk = 1'b0;
  forever #10 clk = ~clk;
end

always @(posedge clk) begin
  // 期望的时序逻辑
end

综合工具会报告 initial、forever、#delay 不被支持。修正思路：时钟属于仿真激励，应放入 testbench；RTL 只编写时钟域内的逻辑。

// testbench：生成时钟
initial clk = 1'b0;
always #10 clk = ~clk;

// RTL：可综合时序逻辑
always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

表格总结：可综合、不可综合与仿真专用结构

误区提醒

实践清单