1. ICV DRC 基础概念
1.1 什么是 DRC？
DRC（Design Rule Check，设计规则检查） 是芯片物理验证中最基础、最前置的检查项。它通过一组由晶圆厂（Foundry）提供的几何约束规则，验证版图（Layout）中各层图形之间的间距、宽度、包围、面积等物理尺寸是否满足制造工艺的极限要求。
简单来说，DRC 回答一个核心问题：“这张版图，工厂能造出来吗？”
💡 核心要点： DRC 不关心电路功能是否正确，只关心版图几何是否“可制造”。违反 DRC 的版图在光刻、刻蚀、CMP 等工艺步骤中极易产生短路、断路、图形畸变等物理缺陷，导致芯片良率骤降甚至流片失败。
1.2 DRC 在芯片设计流程中的位置
DRC 属于后端物理验证的早期关卡，通常位于 布局布线（P&R） 之后、LVS（版图与电路一致性检查） 之前。完整的数字芯片后端流程如下表所示：
| 阶段 | 主要任务 | 输出 |
|---|---|---|
| 逻辑综合 | RTL → 门级网表 | 综合网表（.v） |
| 布局规划 | 芯片面积、IO、宏单元摆放 | Floorplan DEF |
| 布局布线 | 标准单元放置 + 绕线 | 版图 DEF / GDS |
| DRC | 几何规则检查 | DRC 报告 / 违例标记 |
| LVS | 版图 vs 电路一致性 | LVS 报告 |
| 寄生参数提取 | RC 寄生参数 | SPEF / DSPF |
| 时序签核 | STA 静态时序分析 | 时序报告 |
| 物理签核 | DFM / Antenna / ESD 检查 | 签核报告 |
从流程图中可以更直观地看到 DRC 的输入、输出与上下游关系：
📌 实战经验： 在先进工艺（7nm 及以下）中，DRC 违例数量可能高达数十万甚至上百万。ICV 工具（如 Synopsys ICV、Mentor Calibre）的 DRC 调试能力直接决定了物理验证的收敛速度。建议在 P&R 阶段就开启 incremental DRC，避免后期集中爆发。
1.3 DRC 与 LVS 的区别
DRC 和 LVS 是物理验证的两大支柱，但它们的检查对象、目标和错误类型完全不同。下表从多个维度进行对比：
| 对比维度 | DRC（设计规则检查） | LVS（版图与电路一致性检查） |
|---|---|---|
| 检查对象 | 版图几何图形 | 版图 vs 电路网表 |
| 检查内容 | 间距、宽度、包围、面积、密度等 | 器件类型、尺寸、连接关系、节点 |
| 判断依据 | Foundry 工艺规则文件（.rul / .svrf） | 电路网表（.cdl / .spice） |
| 典型违例 | M1 间距不足、Poly 宽度过小、NWELL 未包围 | 短路、断路、器件尺寸不匹配、节点悬空 |
| 修复方式 | 调整版图几何（推挤、拉伸、填充） | 修改版图连接或修正网表 |
| 执行顺序 | 通常先于 LVS | 通常在 DRC clean 之后 |
| 对良率的影响 | 直接影响可制造性 | 直接影响功能正确性 |
下面用一张概念关系图进一步说明 DRC 与 LVS 在物理验证中的分工：
⚠️ 常见误区： 初学者容易将 DRC 和 LVS 混为一谈，认为“DRC 过了就等于版图没问题”。实际上，DRC clean 只代表版图满足工艺规则，但版图可能仍然存在短路、断路或器件连接错误——这些需要 LVS 来捕获。正确的验证策略是：先 DRC，再 LVS，循环迭代直至两者均 clean。
1.4 本章小结
- DRC 是版图几何可制造性的“守门员”，检查间距、宽度、包围等物理规则。
- DRC 位于 P&R 之后、LVS 之前，是物理验证流程的 第一道关卡。
- DRC 与 LVS 的 核心区别：DRC 查“能不能造”，LVS 查“对不对”。
- 在 ICV 工具中，DRC 调试效率直接影响项目 Tapeout 进度，掌握常见违例类型与修复技巧是验证工程师的必备技能。