2. 时序收敛基本概念：建立时间与保持时间、时钟偏斜、时序路径分类
时序收敛是 FPGA 设计从 RTL 到比特流的关键关卡。在深入 TLM 适配器优化之前，必须牢固掌握三个核心概念：建立时间与保持时间、时钟偏斜以及时序路径分类。这些概念构成了 Vivado 时序分析引擎的底层逻辑，也是后续所有优化技巧的理论基础。
2.1 建立时间与保持时间
每个时序单元（如 Flip-Flop）都有两个关键的时间参数，决定了数据采样的正确性：
| 参数 | 定义 | 违反后果 |
|---|---|---|
| 建立时间 (Tsu) | 时钟有效沿到来之前，数据输入必须保持稳定的最短时间。 | 数据无法被正确锁存，导致亚稳态或逻辑错误。 |
| 保持时间 (Th) | 时钟有效沿到来之后，数据输入必须保持稳定的最短时间。 | 数据被后续时钟沿错误捕获，造成功能紊乱。 |
关键公式：建立时间余量 = 时钟周期 - (Tclk2q + Tlogic + Troute) - Tsu。保持时间余量 = Tclk2q + Tlogic + Troute - Th。余量为正，则时序收敛。
在 Vivado 的时序报告中，建立时间违规通常表现为路径延迟过长，常见于高扇出、长走线或组合逻辑过深；保持时间违规则多由时钟偏斜过大或数据路径延迟过短引起，在高速接口设计中尤为突出。
2.2 时钟偏斜
时钟偏斜是指同一时钟信号到达不同时序单元的时间差。在理想情况下，时钟同时到达所有寄存器，但实际 PCB 走线、时钟缓冲器延迟和片上工艺偏差都会引入偏斜。
实用视角：在 TLM 适配器设计中，时钟偏斜对保持时间的影响尤为关键。如果偏斜导致捕获时钟晚于发射时钟，数据路径可能因过短而违反保持时间。Vivado 的
set_clock_uncertainty 命令用于建模偏斜和抖动。
时钟偏斜分为两类：
- 正偏斜 (Positive Skew)：捕获时钟晚于发射时钟，有利于建立时间，但恶化保持时间。
- 负偏斜 (Negative Skew)：捕获时钟早于发射时钟，有利于保持时间，但恶化建立时间。
2.3 时序路径分类
Vivado 将时序路径分为四大类，每类路径的约束方法和优化策略各不相同。理解路径分类是正确编写 XDC 约束的前提。
| 路径类型 | 起点 | 终点 | 典型约束 |
|---|---|---|---|
| 输入路径 (Input) | 芯片输入端口 | 内部寄存器 | set_input_delay |
| 寄存器到寄存器 (Reg2Reg) | 内部寄存器 | 内部寄存器 | create_clock |
| 输出路径 (Output) | 内部寄存器 | 芯片输出端口 | set_output_delay |
| 异步路径 (Async) | 异步输入 | 内部寄存器 | set_false_path |
TLM 适配器常见陷阱：适配器通常跨越多个时钟域（如 AXI 时钟与用户逻辑时钟）。未正确约束跨时钟域路径会导致 Vivado 报告大量虚假违规，或遗漏真实问题。务必使用
set_clock_groups 或 set_false_path 处理异步路径。
在 Vivado 时序报告中，路径分类通过 Path Type 字段标识。对于 TLM 适配器设计，输入路径和输出路径的约束精度直接影响接口时序收敛。例如，AXI4 接口的读数据通道需要精确设置 set_output_delay 以匹配从设备的数据有效窗口。
2.4 时序收敛的核心检查清单
在开始 TLM 适配器优化之前，建议按以下步骤完成基础时序检查：
- 确认时钟约束完整：所有主时钟和生成时钟均已通过
create_clock/create_generated_clock正确定义。 - 检查输入/输出延迟：根据芯片数据手册设置
set_input_delay和set_output_delay，包含最小/最大值。 - 处理跨时钟域：使用
set_clock_groups -asynchronous或set_false_path隔离异步时钟域。 - 运行时序报告：在 Vivado 中执行
report_timing_summary，重点关注建立时间和保持时间的 Worst Negative Slack (WNS) 和 Total Negative Slack (TNS)。 - 分析关键路径：使用
report_timing -max_paths 10定位最差的 10 条路径，观察路径延迟组成。
TLM 适配器优化起点：如果适配器的输入路径出现建立时间违规，优先检查
set_input_delay -max 是否过于悲观；如果保持时间违规，检查数据路径是否因时钟偏斜或过短的组合逻辑导致。Vivado 的 report_clock_interaction 命令可以直观展示时钟域间的路径分布。