3. LVDS IP架构解析：发送器（TX）与接收器（RX）基本架构及关键模拟模块
LVDS（Low-Voltage Differential Signaling）IP 的核心由发送器（TX）与接收器（RX）两大部分构成，配合时钟生成与偏置电路，形成完整的数据串行/解串链路。本章从系统架构出发，逐层拆解各关键模拟模块的功能与设计要点。
3.1 LVDS发送器（TX）基本架构
发送器负责将并行数据转换为高速串行差分信号，并通过传输线驱动至接收端。其典型架构包含以下功能级：
- 并行数据输入级：接收来自数字核心的并行数据总线，通常为 7:1 或 14:1 位宽。
- 串行器（Serializer）：利用多级移位寄存器或树形结构，将并行数据转换为串行比特流。
- 预驱动级（Pre-Driver）：对串行数据进行波形整形与电平转换，提供足够的驱动能力。
- 输出驱动器（Output Driver）：产生符合 LVDS 标准的差分电流信号（典型 3.5 mA），摆幅约 350 mV。
- 阻抗匹配网络：片内 100 Ω 差分终端匹配，减少反射。
设计要点： TX 的共模电压需稳定在 1.2 V（3.3 V 电源域），输出摆幅与共模点对 PVT 变化敏感，需通过 Bias 模块进行补偿。
3.2 LVDS接收器（RX）基本架构
接收器将差分信号恢复为数字逻辑电平，核心架构包括：
- 差分输入级：高输入阻抗比较器，检测差分电压（阈值约 ±100 mV）。
- 共模反馈网络：抑制共模干扰，确保输入共模范围（0.2 V ~ 2.2 V）。
- 解串器（Deserializer）：将串行比特流转换为并行数据，需与 TX 侧时钟对齐。
- 时钟数据恢复（CDR）：从数据流中提取时钟边沿，实现位同步。
- 输出缓冲级：将恢复后的数据驱动至数字逻辑域。
PVT 关注点： RX 的输入失调电压与共模抑制比（CMRR）在工艺角下可能劣化，需通过 Monte Carlo 仿真验证。
3.3 关键模拟模块详解
以下表格对比了 TX 与 RX 中各关键模拟模块的功能、设计指标及 PVT 敏感性：
| 模块 | 所属单元 | 核心功能 | 关键设计指标 | PVT 敏感参数 |
|---|---|---|---|---|
| PLL | TX / RX | 产生高频时钟（如 700 MHz），为串行/解串提供时钟源 | 抖动 < 10 ps RMS；锁定时间 < 100 μs | VCO 增益、环路带宽、锁定范围 |
| Driver | TX | 输出 3.5 mA 差分电流，摆幅 350 mV | 输出共模 1.2 V ± 5%；摆幅精度 ±10% | 电流源匹配、输出阻抗 |
| Receiver | RX | 检测差分电压，恢复数字电平 | 灵敏度 < 50 mV；输入共模范围 0.2~2.2 V | 失调电压、CMRR、带宽 |
| Bias | 全局 | 提供带隙基准电压/电流，偏置各模块 | 温度系数 < 50 ppm/°C；PSRR > 60 dB | 基准电压漂移、启动时间 |
3.4 LVDS IP 系统级架构图
下图展示了 TX 与 RX 在完整 LVDS 链路中的连接关系及关键模块分布：
3.5 Bias 模块：全局偏置与基准
Bias 模块为整个 LVDS IP 提供稳定的电压与电流基准，其性能直接影响 Driver 的输出摆幅、Receiver 的灵敏度以及 PLL 的抖动。典型架构包含：
- 带隙基准核心：产生与温度无关的 1.2 V 参考电压。
- 电流镜阵列：复制 PTAT（与温度成正比）或零温度系数电流至各子模块。
- 启动电路：确保上电时 Bias 模块快速脱离零稳态。
- 电源抑制（PSR）增强：通过共源共栅结构或稳压器提升对电源噪声的抑制能力。
PVT 仿真陷阱： Bias 模块在低温（-40°C）与慢工艺角（SS）下启动时间可能超过 10 μs，导致 PLL 失锁。需在仿真用例中覆盖 启动瞬态 场景。
3.6 PLL 模块：时钟生成与恢复
PLL 在 TX 侧用于倍频产生串行时钟，在 RX 侧用于 CDR 恢复数据时钟。其核心构成如下：
| 子模块 | 功能 | PVT 设计挑战 |
|---|---|---|
| 鉴频鉴相器（PFD） | 比较参考时钟与反馈时钟的相位/频率差 | 死区消除；高频下功耗与速度折中 |
| 电荷泵（CP） | 将 PFD 输出转换为充放电电流 | 电流失配导致静态相位误差；漏电流影响锁定精度 |
| 环路滤波器（LF） | 二阶或三阶 RC 滤波，稳定环路 | 电阻/电容值随工艺变化，影响带宽 |
| 压控振荡器（VCO） | 产生高频时钟（如 700 MHz ~ 1.4 GHz） | 增益（Kvco）非线性；相位噪声与功耗折中 |
| 分频器（Divider） | 将 VCO 输出分频至反馈频率 | 高速分频器功耗；多模分频比支持 |
仿真建议： PLL 的锁定时间与抖动性能需在 TT/FF/SS 三个工艺角、-40°C / 27°C / 125°C 温度点及 ±10% 电源电压下分别验证。建议使用 瞬态噪声 仿真评估 RMS 抖动。
3.7 Driver 与 Receiver 的 PVT 关键参数对比
下表总结了 Driver 与 Receiver 在 PVT 仿真中需重点监控的指标：
| 参数 | Driver（TX） | Receiver（RX） | PVT 影响 |
|---|---|---|---|
| 输出摆幅 | 350 mV ± 10% | — | 电流源随温度漂移；电源电压变化 |
| 共模电压 | 1.2 V ± 5% | 输入共模范围 0.2~2.2 V | 电阻分压网络随工艺变化 |
| 灵敏度 | — | < 50 mV | 输入对管失调；共模抑制比下降 |
| 传输延迟 | < 1 ns | < 1.5 ns | 沟道长度调制；温度反转效应 |
| 功耗 | 典型 5 mW @ 700 MHz | 典型 3 mW | 动态功耗随频率线性增加 |
3.8 架构设计中的 PVT 裕量策略
为确保 IP 在极端条件下仍能正常工作，架构设计阶段需预留以下裕量：
- Driver 电流源：设计可调电流档位（如 3.0 / 3.5 / 4.0 mA），通过数字修调补偿工艺偏差。
- Receiver 输入级：采用可编程失调校准（Offset Calibration），在初始化阶段消除静态失调。
- PLL 环路带宽：设计带宽可调范围（如 1~5 MHz），适应不同数据速率与参考时钟频率。
- Bias 模块：增加冗余启动路径，确保在慢工艺角与低温下可靠启动。
架构级验证： 在 PVT 仿真用例中，需覆盖“最差功耗”与“最差时序”两个极端组合。例如：FF 工艺角 + 125°C + 高电压（3.6 V）用于功耗评估；SS 工艺角 + -40°C + 低电压（3.0 V）用于时序与启动验证。