2. LVDS IP 架构概述：发送器与接收器基本结构、PLL 与时钟树、IO Pad 与 ESD 保护
在 T22ULP 工艺下，LVDS IP 的物理架构决定了信号完整性、功耗与抗干扰能力。本章从发送器、接收器、PLL 时钟树以及 IO Pad 与 ESD 保护四个维度，拆解 LVDS IP 的核心构成。
2.1 LVDS 发送器基本结构
LVDS 发送器将单端 CMOS 电平转换为 350 mV 摆幅的差分电流信号，典型共模电压为 1.2 V。其核心是一个电流源驱动的 H 桥结构。
| 模块 | 功能 | 关键指标 |
|---|---|---|
| 电流源 (ISS) | 提供恒定 3.5 mA 驱动电流 | 精度 ±5%，PSRR > 40 dB |
| 开关对 (M1-M4) | 切换电流方向，产生差分摆幅 | 导通电阻 < 50 Ω，匹配 < 1% |
| 共模反馈 (CMFB) | 稳定输出共模电压至 1.2 V | 环路带宽 > 100 MHz |
| 预驱动级 | 整形输入信号，降低交叉电流 | 上升/下降时间 < 200 ps |
设计要点： 发送器的共模反馈环路在 PVT 角下必须保持稳定。前仿真中需检查 CMFB 的相位裕度 > 60°，否则在 SS 角下可能出现振荡。
2.2 LVDS 接收器基本结构
接收器将 350 mV 的差分信号恢复为 CMOS 电平。核心是一个高输入阻抗的比较器，带有迟滞功能以抑制噪声。
- 输入级： 差分对管，共模输入范围 0.05 V ~ 2.35 V，输入阻抗 > 100 kΩ。
- 迟滞比较器： 典型迟滞窗口 50 mV，防止差分噪声误触发。
- 输出缓冲： 将比较器输出整形为满摆幅 CMOS 信号，驱动后级数字逻辑。
前仿真检查项： 接收器在共模电压 1.2 V ± 1 V 范围内，输入灵敏度需 < 50 mV。PVT 仿真中需验证 FF 角下迟滞窗口不缩小至 < 20 mV。
2.3 PLL 与时钟树
LVDS IP 中的 PLL 用于产生高频串行时钟，并将发送/接收时钟对齐。时钟树负责将 PLL 输出分配到各通道，最小化时钟偏斜。
| PLL 模块 | 参数 | PVT 敏感度 |
|---|---|---|
| VCO | 频率范围 100 MHz ~ 1.6 GHz | 增益 KVCO 变化 ±30% |
| 电荷泵 | 电流 50 μA，匹配 < 2% | 漏电流在高温下增加 |
| 环路滤波器 | 三阶无源 RC，带宽 1 MHz | 电阻/电容工艺偏差 ±20% |
| 分频器 | 可编程 1~128 分频 | 逻辑延迟随电压变化 |
2.4 IO Pad 与 ESD 保护
LVDS 的 IO Pad 需要同时满足高速信号传输与 ESD 防护要求。T22ULP 工艺下，ESD 保护结构对寄生电容有严格限制。
- ESD 保护器件： 采用双二极管 + GGPMOS 结构，HBM 等级 ≥ 2 kV，CDM 等级 ≥ 500 V。
- 寄生电容： 每个 Pad 的 ESD 结构引入 < 0.5 pF 寄生电容，避免影响信号边沿。
- Pad 布局： 差分对 Pad 间距 < 50 μm，减少共模噪声耦合。
前仿真陷阱： ESD 二极管的寄生电容在 FF 角下可能增大 30%，导致 LVDS 信号眼图闭合。必须在前仿真中提取 Pad 寄生参数，并纳入通道仿真。
| 保护结构 | 触发电压 | 寄生电容 | 适用场景 |
|---|---|---|---|
| 双二极管 (D1/D2) | 0.7 V / -0.7 V | 0.2 pF | LVDS 输入/输出 |
| GGPMOS | 8 V (触发) | 0.3 pF | 电源钳位 |
| RC 耦合 NMOS | 6 V (触发) | 0.4 pF | 高速 IO 辅助保护 |
LVDS IP 的 IO Pad 设计需在 ESD 鲁棒性与信号完整性之间取得平衡。前仿真阶段应建立包含 Pad 寄生、ESD 二极管和封装模型的完整通道，确保 PVT 角下眼图裕量 > 30%。