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Vivado工程搭建与混合验证入门

共计 30 章节
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01
Vivado概述与安装
Vivado发展历史 · 版本选择 · 安装流程与环境变量配置
Vivado安装
02
Vivado工程创建
创建RTL工程 · 添加源文件 · 选择器件与综合选项
Vivado工程创建
03
RTL设计与仿真
编写Verilog代码 · 行为仿真 · 波形查看与调试
RTL设计
04
综合与实现
综合策略 · 时序约束 · 布局布线
综合实现
05
混合验证概念
什么是混合验证 · 为什么需要混合验证 · 混合验证的典型场景
混合验证概念什么是混合验证
06
SystemVerilog基础
数据类型 · 接口 · 断言
SystemVerilo…数据类型
07
UVM验证方法学入门
UVM框架 · 组件 · sequence
UVM验证方法学入门
08
Vivado与第三方仿真器协同
ModelSim/VCS集成 · 编译库设置 · 仿真脚本
Vivado第三方仿真器协同
09
混合验证环境搭建
RTL+UVM环境 · DPI-C接口 · C模型集成
混合验证环境搭建RTL+UVM
10
断言与覆盖率
SVA断言 · 功能覆盖率 · 代码覆盖率收集与分析
断言覆盖率
11
时序分析基础
建立时间 · 保持时间 · 时序路径
时序分析基础建立时间
12
XDC约束编写
时钟约束 · 输入输出延迟 · 虚假路径
XDC约束编写
13
时序收敛技巧
流水线 · 重定时 · 逻辑复制
时序收敛技巧流水线
14
IP集成与AXI总线
Vivado IP Catalog · AXI4/AXI4-Lite/AXI… · IP封装
IPAXI
15
Block Design设计
图形化设计 · 地址映射 · 接口连接
BlockDesign
16
HLS与高层次综合
C/C++转RTL · HLS优化指令 · 接口综合
HLS高层次综合
17
Vivado调试工具
ILA · VIO · JTAG调试
Vivado调试工具
18
功耗分析与优化
功耗估算 · 动态功耗 · 静态功耗
功耗分析优化
19
物理约束与布局规划
Pblock · 区域约束 · I/O规划
物理约束布局规划
20
多时钟域设计
CDC同步 · 异步FIFO · 握手协议
多时钟域设计CDC
21
复位策略
同步复位 · 异步复位 · 复位树
复位策略同步复位
22
状态机设计
FSM编码 · 状态转移 · 安全状态机
状态机设计FSM
23
存储器设计
BRAM · URAM · 分布式RAM
存储器设计BRAM
24
DSP与算术运算
DSP48E2 · 定点数 · 浮点数
DSP算术运算
25
高速接口设计
SerDes · GTP/GTX · PCIe
高速接口设计SerDes
26
嵌入式系统集成
MicroBlaze · AXI外设 · 中断
嵌入式系统集成MicroBlaze
27
版本控制与团队协作
Git与Vivado · Tcl脚本自动化 · CI/CD
版本控制团队协作
28
Vivado Tcl脚本
创建工程 · 运行综合 · 生成报告
VivadoTcl
29
项目实战
从需求到比特流：需求分析 · 架构设计 · 编码
项目实战从需求到比特流
30
课程总结与进阶路径
FPGA学习路线 · 推荐书籍 · 开源项目
课程总结进阶路径