3. RTL设计基础：Verilog/VHDL模块化设计、组合逻辑与时序逻辑、同步与异步设计要点

好，咱们进入RTL设计的基础环节。这部分内容，说白了就是搭建数字世界的砖块和水泥。很多刚入行的朋友觉得写Verilog就是写C语言，把代码往那一堆就完事了。嗯，我当年也犯过这个错，直到第一次做综合，看到那一堆latch警告，才明白RTL设计远没那么简单。

这一章，我会把模块化设计、组合逻辑、时序逻辑，还有同步异步这些核心概念串起来讲。你想想看，这些知识点就像工具箱里的扳手和螺丝刀，用对了地方，事半功倍。

3.1 模块化设计：把大问题拆成小积木

模块化设计，说白了就是“分而治之”。一个复杂的芯片，你不可能在一个always块里写完所有逻辑。我个人的习惯是，每个模块只干一件事，并且把这件事干好。

我在项目中遇到过最头疼的事，就是接手一个几千行的“屎山”代码，一个模块里既有计数器，又有状态机，还混着串口解析。那调试起来，简直是一场噩梦。所以，从一开始就做好模块划分，能省下你后面80%的调试时间。

3.2 组合逻辑：纯“硬连线”的即时反应

组合逻辑，就是输出只取决于当前输入，跟历史状态无关。它就像一扇门，你推它就开，不推它就关，没有记忆。

在Verilog里，组合逻辑通常用 assign 或者 always @(*) 来描述。这里有个坑，我必须要提醒你。

来看一个简单的例子：

// 正确的组合逻辑：2选1多路选择器
module mux2to1 (
    input  wire a,
    input  wire b,
    input  wire sel,
    output wire y
);
    assign y = sel ? b : a;
endmodule

// 另一种写法，注意敏感列表
module mux2to1_always (
    input  wire a,
    input  wire b,
    input  wire sel,
    output reg  y
);
    always @(*) begin
        if (sel) begin
            y = b;
        end else begin
            y = a;
        end
    end
endmodule

3.3 时序逻辑：给电路装上“记忆”

时序逻辑就不一样了，它的输出不仅取决于当前输入，还取决于之前的状态。说白了，它有记忆功能。这个记忆功能，是靠触发器（Flip-Flop）来实现的。

在Verilog里，时序逻辑用 always @(posedge clk) 或者 always @(negedge clk) 来描述。这里有个关键点：非阻塞赋值（<=）。

来看一个典型的时序逻辑例子：

// 带同步复位的D触发器
module dff_sync (
    input  wire       clk,
    input  wire       rst_n,
    input  wire       d,
    output reg        q
);
    always @(posedge clk) begin
        if (!rst_n) begin
            q <= 1'b0;
        end else begin
            q <= d;
        end
    end
endmodule

3.4 同步与异步设计：时钟域的“交通规则”

同步设计，就是整个设计都在同一个时钟域下工作。所有触发器的时钟端都连在同一个时钟源上。这是最安全、最常用的设计方式。

异步设计，则涉及多个时钟域。比如一个模块跑在100MHz，另一个模块跑在50MHz，它们之间要交换数据。这时候，就涉及到跨时钟域（CDC）的问题了。

特性	同步设计	异步设计
时钟	单一时钟域	多个时钟域
时序分析	简单，STA容易收敛	复杂，需要CDC验证
亚稳态风险	低	高，需要同步器处理
设计复杂度	低	高
适用场景	大部分逻辑设计	多时钟域接口、FIFO

为什么异步设计风险高？因为亚稳态。当一个信号从一个时钟域进入另一个时钟域时，如果采样时刻刚好在信号跳变沿上，触发器就可能进入一个“中间状态”，既不是0也不是1。这个状态可能会传播下去，导致整个系统崩溃。

下面是一个简单的两级同步器代码：

// 两级同步器，用于跨时钟域
module sync_2stage (
    input  wire       clk_dst,
    input  wire       rst_n,
    input  wire       data_in,
    output wire       data_out
);
    reg sync_reg1, sync_reg2;

    always @(posedge clk_dst or negedge rst_n) begin
        if (!rst_n) begin
            sync_reg1 <= 1'b0;
            sync_reg2 <= 1'b0;
        end else begin
            sync_reg1 <= data_in;
            sync_reg2 <= sync_reg1;
        end
    end

    assign data_out = sync_reg2;
endmodule

3.5 知识体系总览

为了让你更直观地理解本章的知识结构，我画了一张图。你可以把它当作一个导航图，随时回来查阅。

这张图把本章的核心知识点串起来了。你可以看到，模块化设计是骨架，组合逻辑和时序逻辑是血肉，而同步与异步设计则是整个系统的交通规则。把这几个点吃透了，RTL设计的基础就算打牢了。