3、时钟约束详解：从基础到实战

时钟，是FPGA设计的脉搏。所有时序逻辑都跟着它跳。约束没写好，轻则时序违例，重则芯片不干活。今天我就把时钟约束这块掰开了讲，全是实战中踩过的坑。

3.1 create_clock 命令详解

先看最基本的——create_clock。这是所有时序约束的起点。说白了就是告诉工具：你的时钟长什么样。

create_clock -name sys_clk -period 10.000 [get_ports clk_in]

这条命令干了三件事：给时钟起个名字、告诉周期是10ns、指定它从哪个端口进来。

我个人习惯把 -name 写得有意义，别用默认的 clk_in 完事。项目大了，时钟一多，你根本分不清哪个是哪个。

还有几个常用参数：

• -waveform：定义上升沿和下降沿的位置，默认是0和周期的一半
• -add：给同一个端口添加多个时钟定义
• -comment：加注释，方便别人（包括未来的你）理解

3.2 时钟周期与占空比

周期好理解，10ns就是100MHz。占空比呢？默认是50%，也就是高电平占一半时间。

但实际项目中，有些时钟源输出的占空比不是50%。比如某些PLL输出可能是60/40。这时候就得手动指定：

create_clock -name ddr_clk -period 5.000 -waveform {0.000 2.500} [get_ports ddr_clk_p]

-waveform 后面跟两个值：第一个是上升沿时间，第二个是下降沿时间。上面这个例子，上升沿在0ns，下降沿在2.5ns，占空比50%。

如果占空比是60%，那就写成 {0.000 3.000}。嗯，就这么简单。

3.3 生成时钟（generated_clock）

FPGA里大部分时钟不是直接从管脚进来的，而是经过PLL或MMCM分频倍频后产生的。这些叫生成时钟。

create_generated_clock -name clk_50m -source [get_ports clk_in] \
  -divide_by 2 [get_pins pll_inst/clk_out]

关键参数：

• -source：源时钟，也就是PLL的输入
• -divide_by / -multiply_by：分频/倍频系数
• -edges：更灵活地定义边沿关系
• -invert：反相输出

这里有个坑——-source 到底连哪个pin？我见过有人连PLL的输出pin，这是错的。应该连PLL的输入时钟pin，也就是源时钟。

再看个复杂点的例子，DDR接口常用的双边沿时钟：

create_generated_clock -name ddr_clk_90 -source [get_pins pll/clk_in] \
  -edges {1 3 5} [get_pins pll/clk_out]

-edges 指定了生成时钟的边沿对应源时钟的第几个边沿。上面这个例子，生成时钟的上升沿对应源时钟的第1个边沿，下降沿对应第3个，下一个上升沿对应第5个。说白了就是90度移相。

3.4 虚拟时钟（virtual_clock）

虚拟时钟，听着玄乎，其实很简单。它不连任何物理端口或pin，纯粹为了约束IO接口用的。

create_clock -name vclk -period 10.000

看到没？没有 [get_ports ...]。这就是虚拟时钟。

什么时候用？举个例子：你的FPGA要和一个外部芯片通信，外部芯片有自己的时钟域。这个时钟不在FPGA内部，但你要约束数据从外部芯片到FPGA的路径。这时候就需要虚拟时钟。

# 虚拟时钟，模拟外部芯片的时钟
create_clock -name ext_clk -period 8.000

# 用虚拟时钟约束输入延迟
set_input_delay -clock ext_clk -max 2.000 [get_ports data_in]

3.5 时钟组（clock groups）与异步时钟域

项目里时钟多了，有些时钟之间是异步的。如果不告诉工具，它会默认所有时钟都相关，然后去分析跨时钟域的路径。结果就是一堆假违例，浪费时间。

这时候用 set_clock_groups：

set_clock_groups -asynchronous \
  -group {clk_a clk_b} \
  -group {clk_c clk_d}

上面这条命令告诉工具：clk_a 和 clk_b 是同步的，clk_c 和 clk_d 是同步的，但这两组之间是异步的，不用分析时序。

set_clock_groups -exclusive \
  -group {clk_100m} \
  -group {clk_200m}