2、混合信号捕获基础：数字信号与模拟信号、混合信号的概念、捕获触发条件

好，咱们正式开始第二讲。上一章聊了片上逻辑分析仪能干什么，这一章得把基础打牢——到底什么是混合信号？数字和模拟怎么在芯片里“打架”又“合作”？触发条件又是怎么设计的？

我刚开始做验证那会儿，总觉得数字信号就是0和1，简单得很。直到有一次调一个ADC接口，数字逻辑死活抓不到正确的采样点，后来才发现是模拟域的建立时间没给够。嗯，从那以后我再也不敢小看混合信号了。

2.1 数字信号与模拟信号——本质区别

先说说最基础的概念。数字信号和模拟信号，说白了就是“离散”和“连续”的区别。

特性	数字信号	模拟信号
取值方式	离散的有限状态（0/1）	连续的无限取值
抗噪能力	强（有噪声容限）	弱（噪声直接叠加）
典型波形	方波、脉冲	正弦波、三角波、任意波形
时间精度	取决于时钟边沿	取决于采样率和带宽
片上捕获方式	寄存器采样 + 触发逻辑	ADC + 缓存 + 触发逻辑

你想想看，数字信号在芯片里跑的时候，只要电压高于某个阈值就算1，低于某个阈值就算0。中间那点波动？没关系，逻辑门会自动忽略。但模拟信号就不一样了——电压的每一毫伏变化都可能携带信息。

2.2 混合信号——两个世界的交汇

混合信号，顾名思义，就是数字和模拟共存于同一个系统。在SoC里，这种情况太常见了：

• ADC/DAC接口：模拟输入 → 数字输出，或者反过来
• PLL锁相环：模拟压控振荡器 + 数字分频器 + 数字锁定检测
• 电源管理单元：模拟LDO + 数字状态机控制
• 传感器接口：模拟前端放大 + 数字滤波 + 数字协议输出

我记得有一次做MEMS加速度计接口的验证。数字部分读寄存器值一切正常，但实际芯片回来，数据总是跳变。后来用片上逻辑分析仪同时抓了模拟前端输出和数字采样时钟，才发现是时钟抖动导致采样点落在了模拟信号的建立窗口之外。这就是典型的混合信号问题——只看数字域，永远找不到根因。

2.3 混合信号捕获的核心架构

片上逻辑分析仪怎么同时捕获数字和模拟信号？说白了，就是给模拟信号加一道“数字化”的工序。下面这张图展示了典型的混合信号捕获架构：

这个架构里有个关键点：时间对齐。模拟信号经过ADC会有固定的转换延迟，数字信号也有组合逻辑延迟。如果不对齐，你看到的“同时发生”其实是错的。我一般会在设计阶段就要求RTL工程师在ADC输出端插入一个可编程延迟链，用来补偿路径差。

2.4 捕获触发条件——什么时候“拍照”

触发条件，就是告诉逻辑分析仪“现在该抓数据了”。混合信号捕获的触发比纯数字复杂得多，因为你要同时考虑数字域和模拟域的事件。

2.4.1 数字触发条件

这部分和传统逻辑分析仪一样：

• 边沿触发：上升沿、下降沿、双沿
• 电平触发：高电平、低电平、持续时间
• 模式触发：特定总线值（如地址匹配、数据匹配）
• 序列触发：A事件发生后，在N个时钟内出现B事件

2.4.2 模拟触发条件

这是混合信号捕获的特色：

• 阈值触发：模拟电压超过/低于某个设定值
• 斜率触发：电压变化率（dV/dt）超过阈值
• 窗口触发：电压进入或离开某个范围
• 毛刺触发：模拟信号出现短暂尖峰

2.4.3 混合触发——数字+模拟的组合条件

真正强大的地方在这里。你可以把数字条件和模拟条件组合起来：

触发模式	数字条件	模拟条件	典型应用场景
AND触发	总线地址=0xA5	VIN > 1.2V	检测特定指令执行时的电源波动
OR触发	中断信号拉高	模拟输入过压	捕获任何异常事件
序列触发	先检测到写使能	再检测到VOUT下降	分析写操作对电源的影响
窗口触发	状态机处于IDLE	模拟信号在1.0V~1.5V之间	捕获空闲时的噪声特性

我曾经遇到过一个很头疼的问题：芯片在低温下偶尔出现ADC转换结果跳变。纯数字触发抓不到，因为数字逻辑一切正常。后来我设了一个混合触发——当ADC输出变化率超过某个阈值时，同时捕获数字状态和模拟输入波形。结果发现是低温下参考电压的建立时间变长了，数字采样时钟刚好踩在了建立窗口的边缘。这个案例让我深刻体会到，混合触发不是“锦上添花”，而是“雪中送炭”。

2.5 触发深度与存储管理

触发条件设好了，还得考虑存多少数据。片上存储是有限的，你得精打细算：

• 预触发深度：触发事件发生前存多少数据（通常占总量25%~50%）
• 后触发深度：触发事件发生后继续存多少数据（通常占总量50%~75%）
• 采样率：数字信号可以全速采样，模拟信号受ADC速率限制
• 通道数：同时捕获的数字通道和模拟通道数量

2.6 小结

这一章我们聊了混合信号捕获的基础。数字信号和模拟信号各有各的脾气，混合信号捕获就是让它们“同框出镜”。触发条件是捕获的灵魂——设对了，一次就能抓到问题；设错了，抓一整天都是白费功夫。