3. 时序约束入门：什么是时序约束，SDC文件的基本语法，创建时钟与生成时钟

各位同学，咱们今天聊聊时序约束。说实话，我刚入行那会儿，觉得写约束就是给工具找麻烦——明明电路能跑，非要加一堆条条框框。后来吃过亏才明白，时序约束不是给工具看的，是给你自己看的。它告诉工具：你的设计到底要跑多快，哪些路径是假的，哪些时钟是相关的。

3.1 什么是时序约束？

时序约束，说白了就是一份“设计意图说明书”。你告诉综合工具和STA工具：

• 时钟频率是多少？
• 输入信号什么时候到达？
• 输出信号什么时候必须稳定？
• 哪些路径不需要检查？

没有约束，工具就不知道你的设计目标。我见过一个项目，综合时没加时钟约束，工具默认把时钟周期设成无穷大——结果综合出来的电路，实际跑10MHz都费劲。嗯，这就是没写约束的后果。

3.2 SDC文件的基本语法

SDC（Synopsys Design Constraints）是业界标准的约束文件格式。几乎所有主流工具——Synopsys DC/PT、Cadence Genus/Tempus、甚至开源工具——都支持它。

SDC的语法其实很简单，就是一组命令。我习惯把SDC文件分成几个部分：

命令类别	常用命令	作用
时钟定义	create_clock, create_generated_clock	定义时钟源和衍生时钟
IO约束	set_input_delay, set_output_delay	定义端口时序
例外路径	set_false_path, set_multicycle_path	跳过或放宽某些路径
环境约束	set_load, set_driving_cell	定义外部驱动和负载

SDC文件是逐行执行的，顺序很重要。我建议把时钟定义放在最前面——因为后面的IO约束、例外路径都依赖时钟。

3.3 创建时钟：create_clock

create_clock 是最基本的命令。它的作用是在某个节点上定义一个时钟源。

基本语法：

create_clock -name <时钟名> -period <周期> [ -waveform <上升沿 下降沿> ] [ -add ] <目标节点>

举个例子：

# 定义一个100MHz的时钟，50%占空比
create_clock -name clk_sys -period 10.0 [get_ports clk_in]

# 定义一个非50%占空比的时钟
create_clock -name clk_odd -period 8.0 -waveform {0.0 3.0} [get_ports clk_odd_in]

这里有几个要点：

• -name：给时钟起个名字，方便后面引用。如果不指定，工具会用节点名作为时钟名。
• -period：单位是纳秒（ns）。100MHz对应10ns，200MHz对应5ns。
• -waveform：定义上升沿和下降沿的位置。默认是{0 周期/2}，即50%占空比。
• -add：如果同一个节点上已经有时钟，加这个参数可以叠加多个时钟。

3.4 生成时钟：create_generated_clock

实际设计中，大部分时钟不是直接从端口进来的，而是通过PLL分频、倍频或门控产生的。这时候就要用 create_generated_clock。

基本语法：

create_generated_clock -name <时钟名> -source <源时钟> -divide_by <分频系数> [ -multiply_by <倍频系数> ] [ -edges <边沿列表> ] <目标节点>

常见用法：

# 二分频：源时钟100MHz，生成50MHz
create_generated_clock -name clk_div2 -source [get_ports clk_in] -divide_by 2 [get_pins u_pll/clk_out]

# 倍频：源时钟100MHz，生成200MHz
create_generated_clock -name clk_x2 -source [get_ports clk_in] -multiply_by 2 [get_pins u_pll/clk_out]

# 边沿指定：生成一个只在特定边沿翻转的时钟
create_generated_clock -name clk_gate -source [get_ports clk_in] -edges {1 3 5} [get_pins u_gate/clk_out]

这里有个坑，我踩过好几次：生成时钟的 -source 必须指向源时钟的物理节点，而不是时钟名。比如：

# 错误写法：-source 用了时钟名
create_generated_clock -name clk_div2 -source clk_sys -divide_by 2 [get_pins u_pll/clk_out]

# 正确写法：-source 用了物理节点
create_generated_clock -name clk_div2 -source [get_ports clk_in] -divide_by 2 [get_pins u_pll/clk_out]

为什么？因为工具需要知道源时钟的物理路径，才能计算生成时钟的相位关系。你只给个名字，工具找不到物理节点，就会报错或者产生错误的时序分析结果。

3.5 时钟分组与虚拟时钟

除了基本时钟，还有两个概念要掌握：

3.5.1 时钟分组

当设计中有多个异步时钟域时，需要用 set_clock_groups 告诉工具它们之间不需要做时序检查。

# 定义两个异步时钟组
set_clock_groups -asynchronous -group {clk_a clk_b} -group {clk_c}

这相当于给这些时钟之间的路径加了 set_false_path。注意：只有真正异步的时钟才用这个命令，同源但不同频率的时钟不要乱加。

3.5.2 虚拟时钟

虚拟时钟（virtual clock）是一个没有物理节点的时钟，只用于IO约束。比如：

# 定义一个虚拟时钟，用于约束输入延迟
create_clock -name vclk -period 10.0

# 输入延迟参考这个虚拟时钟
set_input_delay -clock vclk -max 5.0 [get_ports data_in]

虚拟时钟的好处是：你可以独立定义IO接口的时序参考，不受内部时钟影响。

3.6 知识体系图

下面这张图总结了时序约束的核心逻辑：

3.7 实战建议

最后，分享几个我在项目中总结的经验：

1. 先写时钟，再写其他——SDC文件从上到下执行，时钟定义必须放在最前面。我习惯把时钟定义单独放在一个文件里，方便复用。
2. 每个时钟都要有名字——别偷懒。在时序报告里，有名字的时钟一眼就能认出来，没名字的只能靠猜。
3. 生成时钟的 -source 用物理节点——这个坑我踩过，你也别踩了。
4. 用 report_clock 检查——写完约束后，先跑一下 report_clock，看看时钟定义对不对。波形对不对，频率对不对，一目了然。