第1章 数字电路基础回顾：从0和1到逻辑门

各位同学，欢迎来到《零基础学会RTL设计》的第一课。

很多人一听到「数字电路」四个字，就觉得是玄学。其实没那么复杂。说白了，数字电路就是一套用「0」和「1」来算数的规则。你手机里的芯片、电脑里的CPU，底层全是这俩数字在干活。

1.1 从0和1说起

为什么数字电路只用0和1？

因为简单。电压高一点算1，电压低一点算0。中间状态？不要。这样抗干扰能力特别强。我在项目中遇到过一块板子，模拟信号被隔壁电源噪声干扰得一塌糊涂，但数字部分稳如泰山——这就是0和1的好处。

你想想看，如果每个信号有10种状态，那芯片内部得乱成什么样？所以，0和1是数字世界的基石。

1.2 逻辑门：数字电路的基本积木

有了0和1，怎么干活？靠逻辑门。

逻辑门就是一些简单的电路，输入几个0和1，输出一个0或1。常见的就几种：

门类型	逻辑功能	口诀
与门（AND）	全1出1，有0出0	一个老鼠坏一锅汤
或门（OR）	有1出1，全0出0	一个顶一个
非门（NOT）	1变0，0变1	翻脸不认人
与非门（NAND）	先与后非	全1才出0
或非门（NOR）	先或后非	全0才出1
异或门（XOR）	相同出0，不同出1	不一样就亮

这些门可以组合成任何你想要的逻辑功能。加法器、比较器、多路选择器……全是这些门拼出来的。

1.3 组合逻辑 vs 时序逻辑

这是数字电路里最重要的一个分水岭。我见过不少新手在这上面栽跟头。

组合逻辑：输出只取决于当前输入。输入一变，输出立刻变。没有记忆能力。

举个例子：一个加法器。你输入2+3，它立刻输出5。你输入4+5，它立刻输出9。它不记得刚才算过什么。

时序逻辑：输出不仅取决于当前输入，还取决于之前的状态。说白了，它有记忆。

举个例子：一个计数器。你给它一个脉冲，它从0变成1。再来一个脉冲，它从1变成2。它记得自己数到哪了。

对比项	组合逻辑	时序逻辑
输出依赖	仅当前输入	当前输入 + 历史状态
记忆能力	无	有（靠触发器）
时钟需求	不需要	通常需要
典型电路	加法器、译码器	计数器、寄存器

1.4 为什么需要时钟？

这个问题我每次上课都会被问到。答案其实很简单：时钟让一切有序。

你想想看，一个芯片里有几亿个晶体管。如果没有时钟，信号到处乱跑，谁先到谁后到完全不可控。那结果就是——乱成一锅粥。

时钟就像一个指挥家。每个时钟上升沿（或下降沿），所有触发器同时采样输入、更新输出。这样，整个芯片的节奏就统一了。

举个例子：

• 没有时钟：信号像菜市场，各喊各的。
• 有时钟：信号像阅兵式，步调一致。

我个人习惯把时钟比作「节拍器」。你弹钢琴没有节拍器也能弹，但一群人合奏没有节拍器，那翻车。芯片也是一样。

1.5 本章知识体系

下面这张图帮你理清本章的核心脉络：

1.6 小结

这一章我们聊了三个核心问题：

• 0和1——数字世界的语言，简单但可靠。
• 逻辑门——用基本门搭出复杂功能。
• 组合 vs 时序——有没有记忆，决定了电路的行为。
• 时钟——让一切有序进行的节拍器。

嗯，这些概念看起来简单，但它们是整个RTL设计的根基。后面我们写Verilog代码、做仿真、综合、时序分析，全都要回到这些基本概念上来。