1. RTL设计基础回顾：组合逻辑与时序逻辑、同步设计原则、时钟域的概念
各位同学，咱们今天聊点实在的。RTL设计，说白了就是数字芯片的"骨架"。我见过不少新人，上来就撸代码，结果综合出来一堆问题。其实，基础打牢了，后面才能飞得起来。
这一节，我带你回顾三个最核心的概念。它们就像盖房子的地基、砖头和水泥。搞懂了这些，你写出来的RTL才叫"设计"，而不是"拼凑"。
1.1 组合逻辑 vs 时序逻辑：一个管"当下"，一个管"记忆"
先问个问题：你写的always块，到底是组合逻辑还是时序逻辑？
组合逻辑，说白了就是"输入一变，输出立马跟着变"。没有时钟，没有存储。就像一根导线，只不过中间加了点"脑子"（与或非门）。
组合逻辑的特点：
- 输出只取决于当前输入
- 没有记忆功能
- 容易产生毛刺（glitch）
举个例子，一个简单的加法器：
// 组合逻辑：assign 语句
assign sum = a + b;
// 或者用 always @(*) 块
always @(*) begin
c = a & b; // 阻塞赋值，组合逻辑
end时序逻辑就不一样了。它得靠时钟"拍一下"，才更新一次。说白了，它有个"记忆体"——触发器（Flip-Flop）。
我个人习惯：写时序逻辑时，always块里一定用非阻塞赋值（<=）。这是铁律，别问为什么，问就是血的教训。
// 时序逻辑：always @(posedge clk)
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
q <= 1'b0;
else
q <= d;
end我在项目中遇到过一位同事，把组合逻辑和时序逻辑混在一个always块里，结果仿真怎么都对，上板就挂。后来查了三天，发现是赋值方式搞混了。嗯，这里要注意：组合逻辑用阻塞赋值（=），时序逻辑用非阻塞赋值（<=）。这是RTL设计的"交通规则"，违反了就会出事故。
1.2 同步设计原则：让所有信号"步调一致"
同步设计，说白了就是"所有信号都听时钟的指挥"。你想想看，一个乐队如果没有指挥，各吹各的，那得多乱？
同步设计的核心原则就三条：
- 单时钟沿触发：要么都用上升沿，要么都用下降沿。别混着用。
- 避免组合环路：组合逻辑的输出不能直接或间接反馈到自己的输入。这会造成振荡。
- 寄存器化输出：模块的输出最好都打一拍（加一级寄存器）。这样能隔离组合路径。
我曾经踩过一个坑：为了省几个触发器，把组合逻辑的输出直接连到下一级模块的输入。结果时序分析报告里全是违例，频率死活上不去。后来老老实实加了一级流水线，问题全解决了。
同步设计的另一个好处是——可预测性。只要时钟周期满足建立时间和保持时间，每个时钟沿的数据都是稳定的。你不需要去猜信号什么时候变，只需要关心它在时钟沿之前是否准备好。
1.3 时钟域的概念：跨时钟域是个"大坑"
时钟域，就是由同一个时钟（或同源时钟）驱动的所有寄存器的集合。听起来简单，但实际项目中，一个芯片里往往有好几个时钟域。
比如：
- CPU核心跑1GHz
- 外设总线跑100MHz
- USB接口跑480MHz
这些就是不同的时钟域。它们之间要通信，就得做跨时钟域处理（CDC）。
跨时钟域的核心问题：亚稳态（Metastability）。
当一个信号从一个时钟域进入另一个时钟域时，如果采样刚好发生在信号变化的窗口期，触发器就会进入"中间状态"——既不是0也不是1。这个状态可能会传播出去，导致整个逻辑混乱。
解决CDC问题，最常用的方法就是两级同步器：
// 两级同步器：从clk_a到clk_b
always @(posedge clk_b or negedge rst_n) begin
if (!rst_n) begin
sync1 <= 1'b0;
sync2 <= 1'b0;
end else begin
sync1 <= data_from_clk_a;
sync2 <= sync1;
end
end
assign data_to_clk_b = sync2;这里有个关键点：两级同步只能降低亚稳态的概率，不能完全消除。对于控制信号（比如使能信号），两级同步就够了。但对于数据总线，你得用异步FIFO或者握手协议。
我建议：在设计初期，就把时钟域边界画清楚。哪些模块在哪个时钟域，跨时钟域的信号有哪些，用什么方法同步。别等到综合完了才发现有CDC问题，那时候改起来成本就高了。
知识体系总览
下面这张图，帮你把这一节的核心逻辑串起来：
好了，这一节的内容就这些。记住：组合逻辑是"肌肉"，时序逻辑是"记忆"，时钟域是"边界"。把这三样搞明白了，你写出来的RTL代码，至少不会犯低级错误。
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