一、HLS与卷积加速概览
各位同学好，我是你们的FPGA讲师。今天咱们聊聊HLS和卷积加速这件事。
说实话，我刚入行那会儿，听到HLS（High-Level Synthesis，高层次综合）这个词，第一反应是：这不就是C语言转Verilog吗？后来踩了不少坑才明白——事情远没那么简单。
1.1 什么是HLS？
HLS，全称High-Level Synthesis，中文叫高层次综合。它的核心思想很简单：用C/C++描述硬件行为，然后自动生成RTL代码。
你可能会问：那和直接写Verilog有什么区别？
我个人的理解是：Verilog是画电路图，HLS是写设计文档。画电路图当然精细，但效率低；写文档快，但需要编译器理解你的意图。
HLS的本质：将算法级的C代码，通过编译优化，映射到FPGA的硬件资源上。它帮你做了三件事：
- 调度（Scheduling）：决定每个操作在哪个时钟周期执行
- 绑定（Binding）：决定用哪种硬件资源（LUT、DSP、BRAM）实现
- 控制逻辑生成：自动生成状态机和数据通路
举个例子，你写一个简单的卷积循环：
// C代码
for(int i=0; i<N; i++) {
for(int j=0; j<M; j++) {
out[i][j] = in[i][j] * kernel[0][0] + ...;
}
}HLS会分析这个循环，决定是顺序执行、流水线执行，还是并行展开。嗯，这里有个关键点——你写的C代码，最终会变成真正的硬件电路。所以写HLS代码时，脑子里得想着硬件结构。
1.2 为什么用HLS做卷积加速？
卷积运算在图像处理、深度学习里太常见了。但用纯软件跑，速度慢；用专用芯片（ASIC），成本高。FPGA正好卡在中间——灵活、高性能、低功耗。
那为什么选HLS而不是手写Verilog？
我经历过一个项目：用Verilog写一个3x3卷积核，花了整整两周。后来用HLS重写，两天搞定，性能还提升了15%。为什么会这样？
说白了，HLS在算法探索阶段优势巨大。你可以快速尝试不同的并行度、流水线深度、数据缓存策略。手写Verilog改一次架构，相当于重写一遍代码。
| 对比项 | 手写Verilog | HLS |
|---|---|---|
| 开发周期 | 2-4周 | 3-5天 |
| 性能优化 | 精细控制 | 自动优化+手动指导 |
| 代码可读性 | 低 | 高（C语言） |
| 调试难度 | 高 | 中 |
| 资源利用率 | 高（经验丰富时） | 中高（优化得当） |
我的建议：如果是做原型验证、算法迭代、小批量生产，HLS是首选。如果是做量产芯片、对资源抠到极致，那还是手写Verilog更靠谱。
1.3 课程目标
这门课不是教你怎么写C代码，而是教你怎么用HLS写出高效的卷积加速硬件。具体来说：
- 掌握HLS核心优化技巧：流水线、数据复用、乒乓缓存、分块计算
- 理解卷积的硬件映射：从算法到电路，每一步都讲清楚
- 实战落地：从单核卷积到多核并行，从FPGA验证到板级调试
- 避坑指南：我踩过的坑，你就不用再踩了
注意：这门课需要你有一定的C/C++基础，了解基本的FPGA概念（如LUT、DSP、BRAM）。如果你完全没接触过FPGA，建议先补一下基础。
1.4 工程框架介绍
整个课程围绕一个完整的卷积加速工程展开。它的架构是这样的：
这个框架分为几个关键模块：
- 主机端：负责数据加载、控制指令下发、结果回收。通常用C++或Python写驱动。
- 控制模块：解析主机指令，控制计算流程。说白了就是个状态机。
- 数据缓存：把DDR里的数据搬到片上BRAM，减少外部访问延迟。
- 卷积计算阵列：核心计算单元，由多个PE（处理单元）组成，每个PE负责一个乘加操作。
- 权重缓存：存储卷积核参数，通常用BRAM实现。
- 输出缓存：暂存计算结果，等一批算完再写回DDR。
关键设计思路：整个工程围绕「数据复用」和「计算并行」展开。卷积运算的特点是：输入数据被多次使用（滑动窗口），权重数据被反复加载。所以我们的优化重点就是——怎么让数据在片上多待一会儿，少跑几趟DDR。
我记得第一次做这个框架时，犯了个低级错误：数据缓存设计得太小，导致频繁从DDR读数据，性能直接腰斩。后来把缓存从4KB改成16KB，吞吐量翻了一倍。嗯，这就是实战中才会遇到的坑。
好了，这一章就到这里。咱们把HLS是什么、为什么用它、课程目标、工程框架都捋了一遍。下一章开始，我会手把手带你搭建开发环境，写第一个HLS卷积核。
课后思考：如果你现在要设计一个3x3卷积加速器，你觉得最关键的瓶颈会在哪里？是计算速度，还是数据搬运？想清楚这个问题，后面学起来会更有方向。