3. 约束块语法详解：约束表达式、权重分布（dist）、条件约束（if-else/->）

约束块，说白了就是给随机变量“画个圈”。你告诉仿真器：“嘿，我的数据地址只能在这个范围内，别给我乱跑。” 但光画圈还不够，有时候你还得告诉它“这个值出现的概率高一点，那个值少一点”。这就是我们今天要聊的核心。

我个人习惯把约束块分成三类：硬约束（必须满足）、软约束（尽量满足）、分布约束（概率控制）。今天重点讲表达式、dist 和条件约束，这三样东西用好了，你的随机激励质量能上一个台阶。

3.1 约束表达式：基础中的基础

约束表达式其实很简单，就是 SystemVerilog 里的关系运算。我见过不少新手在约束里写 addr == 0x1000，结果仿真跑了一整天都没随机到别的地址——嗯，这就是把约束写死了。

class packet;
    rand bit [7:0] addr;
    rand bit [7:0] data;
    
    constraint addr_range {
        addr >= 0x10;
        addr <= 0xF0;
        addr != 0x80;  // 避开某个特殊地址
    }
    
    constraint data_const {
        data inside {[0:100], [200:255]};  // 两个区间
    }
endclass

这里要注意几个点：

• inside 操作符：比写多个不等式简洁多了。我常用它来定义“合法值集合”。
• 关系运算符：>=, <=, ==, != 都可以用。但别用 > 和 < 来约束随机变量，除非你真的想排除边界值。
• 多个约束块：可以拆成多个 constraint，仿真器会自动取交集。我个人习惯把不同功能的约束分开，比如地址约束、数据约束、控制位约束，这样调试起来方便。

3.2 权重分布（dist）：控制概率的利器

dist 是我在项目中用得最多的约束语法。为什么？因为很多时候你不需要“禁止”某个值，而是希望它“少出现”。比如验证一个 FIFO，你希望大部分时候是正常读写，偶尔来一次满状态或空状态。用 dist 就能完美控制这个比例。

class fifo_test;
    rand bit [3:0] wr_en;
    rand bit [3:0] rd_en;
    
    constraint enable_dist {
        wr_en dist {
            0 := 10,    // 不写：权重10
            1 := 80,    // 写一个：权重80
            2 := 8,     // 写两个：权重8
            3 := 2      // 写三个：权重2
        };
        rd_en dist {
            0 :/ 10,    // 不读：权重10
            1 :/ 80,    // 读一个：权重80
            2 :/ 8,     // 读两个：权重8
            3 :/ 2      // 读三个：权重2
        };
    }
endclass

这里有个坑，我曾经踩过：:= 和 :/ 的区别。

举个例子：addr dist {[0:3] := 10}，那 0、1、2、3 每个值的权重都是10，总权重40。而 addr dist {[0:3] :/ 10}，总权重10，每个值平均分到2.5（实际仿真器会按比例分配）。

3.3 条件约束：if-else 与 -> 操作符

条件约束解决的是“依赖关系”。比如：当写使能有效时，地址必须在写地址范围内；当读使能有效时，地址必须在读地址范围内。这种场景用条件约束最合适。

3.3.1 if-else 约束

class memory_test;
    rand bit        wr_en;
    rand bit [7:0]  addr;
    rand bit [7:0]  data;
    
    constraint addr_condition {
        if (wr_en) {
            addr inside {[0x00:0x7F]};  // 写操作：低128字节
            data == 8'hA5;              // 写固定数据
        } else {
            addr inside {[0x80:0xFF]};  // 读操作：高128字节
            data == 8'h5A;              // 读固定数据
        }
    }
endclass

这里有个细节：if-else 约束里的变量，如果出现在条件中（比如 wr_en），它本身也是随机变量。仿真器会先随机 wr_en，再根据它的值去约束 addr 和 data。这个顺序是仿真器自动处理的，你不用操心。

但我建议你注意一点：条件变量不要太多。我曾经在一个项目里看到有人写了三层嵌套的 if-else，结果仿真器解约束解了半小时——因为条件组合太多，求解器在穷举。

3.3.2 蕴含操作符 ->

-> 操作符是 if-else 的简化版，适合“单向依赖”的场景。它的语法是：条件 -> 约束。意思是“如果条件成立，则必须满足约束；如果条件不成立，约束自动失效”。

class bus_transaction;
    rand bit        burst_mode;
    rand bit [7:0]  burst_len;
    rand bit [7:0]  data[];
    
    constraint burst_rule {
        burst_mode -> burst_len inside {[1:16]};
        // 如果 burst_mode=1，burst_len 必须在1到16之间
        // 如果 burst_mode=0，burst_len 可以是任何值
    }
    
    constraint data_size {
        data.size() == (burst_mode ? burst_len : 1);
    }
endclass

我个人更喜欢用 -> 而不是 if-else，原因有二：

• 简洁：一行搞定，不用写 begin...end。
• 明确：-> 只约束“条件成立时”，不约束“条件不成立时”。而 if-else 的 else 分支有时候会不小心引入多余的约束。

3.4 知识体系总览

下面这张图是我自己总结的约束块知识体系，你可以对照着看，查漏补缺。

3.5 实战经验总结

说了这么多，最后分享几个我在项目中踩过的坑，希望能帮你少走弯路。

1. 约束冲突：多个约束块之间可能有隐含的冲突。比如一个约束说 addr > 0x80，另一个说 addr < 0x40，那仿真器就会报错。我的习惯是写完后先跑一个简单的随机测试，看看有没有约束冲突。
2. 求解器性能：约束越复杂，求解时间越长。我曾经见过一个约束块用了 20 个变量和 50 条约束，结果仿真速度慢了 10 倍。后来拆成多个小约束块，速度就上来了。
3. dist 的陷阱：dist 的权重是概率，不是次数。如果你跑 100 次仿真，权重 90 的值不一定出现 90 次——它只是概率高。要精确控制次数，得用 post_randomize 或者手动调整。
4. 条件约束的顺序：if-else 和 -> 里的条件变量，最好放在约束块的最前面。这样阅读起来更清晰，也方便调试。

好了，约束块的基础语法就讲到这里。记住一句话：约束是写给仿真器看的，也是写给同事看的。写得清晰、简洁、可维护，比什么都重要。