第二章：STA工具入门：PrimeTime工具介绍、SDC约束文件基础、时序路径的概念

各位同学，咱们今天聊聊STA工具入门。说实话，很多刚入行的朋友觉得STA就是跑个脚本、看个报告，没什么技术含量。但我在项目中吃过不少亏，才明白这玩意儿真得认真对待。

静态时序分析，说白了就是检查你的芯片能不能跑在目标频率上。我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频...嗯，从那以后我再也不敢跳过STA了。

2.1 PrimeTime工具介绍

PrimeTime是Synopsys家的王牌STA工具。业界做STA，基本上就是它了。我个人习惯用PrimeTime做sign-off，因为它够准、够快、够稳定。

PrimeTime能做什么？简单说三点：

• 时序检查：检查所有路径是否满足setup/hold要求
• 时序报告：生成详细的时序路径报告，帮你定位问题
• 时序优化：给出优化建议，指导后端工具修时序

我记得有一次，一个项目在综合后时序全红，后端同事急得团团转。我拿PrimeTime一跑，发现是约束写错了。你看，工具再强，也得会用才行。

2.2 SDC约束文件基础

SDC（Synopsys Design Constraints）是时序约束的标准格式。说白了，就是告诉工具：你的芯片要跑多快、哪些路径要重点照顾。

一个典型的SDC文件长这样：

# 创建时钟
create_clock -name clk -period 10 [get_ports clk]

# 设置输入延迟
set_input_delay -clock clk -max 5 [get_ports data_in]

# 设置输出延迟
set_output_delay -clock clk -max 5 [get_ports data_out]

# 设置伪路径
set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]

# 设置多周期路径
set_multicycle_path -setup 2 -from [get_pins reg_a/CK] -to [get_pins reg_b/D]

嗯，这里要注意几个关键点：

• 时钟定义：这是最基础的，时钟错了后面全白搭
• IO延迟：芯片外部路径的延迟，需要和系统级仿真对齐
• 异常路径：伪路径、多周期路径，这些是STA的"例外"

2.3 时序路径的概念

时序路径，是STA的核心概念。你想想看，芯片里的信号从A点传到B点，中间经过组合逻辑，这就是一条路径。

时序路径分四种：

每条路径都有两个关键参数：

• 数据到达时间（data arrival time）：信号从起点传到终点需要的时间
• 数据要求时间（data required time）：信号必须在什么时间之前到达

如果数据到达时间晚于数据要求时间，就产生了setup违例。如果数据到达时间太早，就可能产生hold违例。

为了让大家更直观地理解，我画了一张时序路径的结构图：

从这张图可以清楚看到：信号从输入端口进来，经过组合逻辑到达寄存器1，再从寄存器1经过组合逻辑到达寄存器2，最后输出到芯片外部。每条路径都要做setup和hold检查。

好了，这一章的内容就到这里。PrimeTime、SDC、时序路径，这三样东西是STA的三大支柱。你把这章吃透了，后面学时序修复就会轻松很多。

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