一、跨层互连概述
什么是跨层互连
跨层互连，说白了就是芯片里不同金属层之间的「握手」。
你想想看，现代芯片动不动就十几层金属。M1、M2、M3……一直到顶层厚金属。这些层之间怎么传递信号？靠的就是通孔（via）和接触孔（contact）。
我习惯把跨层互连比作「垂直交通」。水平方向有金属线跑信号，垂直方向就得靠这些孔把信号从一层送到另一层。没有它们，芯片就是个平面电路，根本做不出三维的布线。
具体来说，跨层互连包括：
- 通孔（Via）：连接不同金属层，比如 Via1 连 M1 和 M2
- 接触孔（Contact）：连接器件和第一层金属
- 堆叠通孔（Stacked Via）：连续跨越多层的通孔组合
- 阵列通孔（Via Array）：大电流或高可靠性场景下的多孔并联
嗯，这里要注意：跨层互连不只是「打个孔」那么简单。它的物理尺寸、电阻、电容、电流密度，每一项都直接影响芯片的性能和良率。
物理验证中的跨层挑战
我在项目中遇到过不少跨层互连的坑。说实话，这玩意儿比单层布线难搞多了。
为什么？因为跨层互连涉及多个制造步骤的叠加误差。每一层都有光刻对准偏差，层数越多，偏差累积越严重。
主要的挑战有这几个：
- 对准偏差（Misalignment）：上层通孔和下层金属没对准，接触面积变小，电阻飙升
- 通孔空洞（Via Void）：金属填充不充分，中间出现空洞，轻则电阻增大，重则断路
- 电流密度超标：跨层互连的载流能力有限，电流太大容易电迁移（EM）
- 应力集中：不同材料的热膨胀系数不同，温度变化时容易产生应力裂纹
- 寄生效应：通孔本身有寄生电阻和电容，高频下会影响信号完整性
⚠️ 避坑指南
我曾经在一个28nm项目中，因为通孔阵列的间距没满足最小规则，导致流片后大量芯片在老化测试中失效。后来查出来是通孔之间的热应力耦合出了问题。从那以后，我对跨层互连的物理验证规则格外敏感。
我曾经在一个28nm项目中，因为通孔阵列的间距没满足最小规则，导致流片后大量芯片在老化测试中失效。后来查出来是通孔之间的热应力耦合出了问题。从那以后，我对跨层互连的物理验证规则格外敏感。
为什么跨层验证如此重要
你可能觉得，不就是打个孔吗？至于这么较真？
我告诉你，至于。而且非常至于。
跨层互连是芯片里最容易出问题的地方之一。单层金属线出问题，顶多影响一条路径。跨层互连出问题，可能整块芯片都废了。
具体来说，跨层验证的重要性体现在：
| 验证维度 | 影响 | 我的经验 |
|---|---|---|
| 电气性能 | 通孔电阻每增加10%，关键路径延迟可能增加5%以上 | 我见过一个设计因为通孔电阻偏大，时序收敛死活过不了 |
| 可靠性 | 通孔失效是芯片早期失效的主要模式之一 | 车规芯片对通孔冗余度要求极高，至少双孔并联 |
| 良率 | 跨层互连缺陷占制造缺陷的30%以上 | 良率提升项目中，优化通孔设计是最有效的措施之一 |
| 信号完整性 | 高频下通孔寄生电容会引起信号反射和串扰 | 5nm项目中，我们专门为高速通孔做了3D电磁仿真 |
说白了，跨层验证就是给芯片的「垂直交通」做全面体检。漏掉一个关键通孔，可能就意味着几百万的流片费用打水漂。
核心观点
跨层互连验证不是可选项，而是必选项。它直接决定了芯片能不能正常工作、能工作多久、良率有多高。
跨层互连验证不是可选项，而是必选项。它直接决定了芯片能不能正常工作、能工作多久、良率有多高。
知识体系总览
下面这张图是我自己整理的跨层互连验证知识框架。你可以把它当作本章的「地图」：
💡 个人建议
刚开始接触跨层验证的同学，我建议先从通孔的基本规则入手。把DRC（设计规则检查）跑通，再逐步深入到电气验证和可靠性分析。别想一口吃成胖子，跨层互连这东西，经验是一点点攒出来的。
刚开始接触跨层验证的同学，我建议先从通孔的基本规则入手。把DRC（设计规则检查）跑通，再逐步深入到电气验证和可靠性分析。别想一口吃成胖子，跨层互连这东西，经验是一点点攒出来的。
好了，这一章我们聊了跨层互连是什么、验证中会遇到哪些挑战、以及为什么它这么重要。下一章我会详细讲跨层互连的物理设计规则，包括通孔尺寸、间距、包围层等具体参数。这些东西在实际项目中天天都要用，建议你好好消化。