第4章：复杂DRC场景之Latch-up

各位好，我是老张。今天咱们聊聊Latch-up——闩锁效应。这玩意儿在版图设计里，说它是「隐形杀手」一点不过分。我入行第三年就吃过它的亏，那次流片回来，芯片在高温下莫名其妙地电流飙升，查了整整两周才定位到是Latch-up。从那以后，我对这东西就特别敏感。

先说说Latch-up到底是什么。说白了，它是在CMOS工艺里，寄生的PNPN结构被意外触发，形成了一条低阻通路。电流会一直流下去，直到烧毁芯片或电源掉电。

为什么会这样？你想想看，CMOS工艺里天然就存在两个寄生三极管——一个NPN，一个PNP。它们背靠背连在一起，就构成了一个可控硅结构（SCR）。正常情况下，这两个管子都关着，没事。但一旦受到外界干扰——比如电源上电顺序不对、有大的电流注入、或者遇到了高能粒子——这个结构就可能被触发。

关键点：Latch-up一旦触发，电流会自我维持。即使干扰源消失了，它也不会自动关断。这就是它最危险的地方。

我记得有个项目，客户反馈芯片在强电磁环境下偶尔死机。我们分析后发现，就是I/O口附近的寄生SCR被触发了。嗯，这里要注意，I/O区域是Latch-up的高发区，因为它的电压摆幅大，电流冲击多。

Guard Ring，保护环，是防Latch-up的第一道防线。它的原理很简单：用低阻的衬底接触或阱接触，把寄生三极管的基极电位牢牢钳住，不让它浮空。

我个人习惯，在版图设计里遵循这么几条原则：

我的经验：曾经有个项目，Guard Ring画得不够密，结果在ESD测试时触发了Latch-up。后来我把Guard Ring的间距从10μm缩到了5μm，问题就解决了。所以，宁可多画几圈，也别省这点面积。

另外，Guard Ring的接触孔要尽量多打。我见过有人只打几个孔，结果电流路径不均匀，局部电位还是浮空了。记住：接触孔越多，电阻越低，保护效果越好。

Well Tap，就是阱接触。它的作用是给N阱和P衬底提供稳定的偏置电压。如果Well Tap间距太大，阱里的电位就会不均匀，寄生三极管的基极就容易浮空。

那么，Well Tap间距到底该设多少？这取决于工艺和电流密度。一般来说：

我建议，在数字标准单元里，Well Tap的间距不要超过10μm。在模拟电路里，尤其是大电流区域，最好做到5μm以内。你想想看，电流越大，阱里的压降就越大，电位浮空的风险就越高。

注意：Well Tap不是越多越好。太多了会浪费面积，还可能引入额外的寄生电容。关键是要均匀分布，确保阱内任意一点到最近的Well Tap距离都在规则范围内。

这个规则很多人容易忽略。N+和P+如果靠得太近，它们之间的PN结就容易被击穿，从而触发Latch-up。尤其是当N+在P衬底里、P+在N阱里的时候，这个间距就更关键了。

一般来说，工艺厂会给出最小间距要求。但我个人习惯，在关键区域（比如I/O、电源附近）把这个间距放大1.5到2倍。为什么？因为工艺偏差、温度变化都会让这个结的击穿电压降低。

我曾经遇到过一个案例：芯片在低温下工作正常，一到高温（85°C以上）就出现Latch-up。查了半天，发现是N+和P+的间距刚好卡在工艺厂的最小值上。高温下漏电流增大，结的击穿电压下降，就触发了。后来我把间距从0.5μm拉到了0.8μm，问题就解决了。

核心原则：N+和P+的间距，宁大勿小。尤其是在高电压、大电流的区域，多留一点余量，能省去很多后顾之忧。

另外，要注意不同电位下的N+/P+间距。比如，VDD上的P+和GND上的N+，它们之间的电位差最大，间距要格外留足。而相同电位的N+和P+，间距可以适当缩小。

下面这张图，是我自己整理的Latch-up防护知识体系。你可以把它当作一个检查清单，每次画版图时对照着看一遍。

好了，关于Latch-up的DRC规则，今天就聊到这儿。记住一句话：防Latch-up，本质上就是防寄生三极管导通。把阱电位稳住，把间距留足，把Guard Ring画密——做到这三点，大部分问题都能避免。

最后一个小建议：每次跑完DRC，别只看有没有报错。我习惯把Latch-up相关的规则单独拎出来，一条一条过一遍。有些规则DRC不一定能完全覆盖，比如阱内电位的均匀性，这得靠经验判断。多留个心眼，总没错。

可可精品资料库