第二讲：信号与电平——从波形里读懂芯片的“心跳”

各位同学，咱们今天聊聊波形图上那些最基本的元素——电平。你可能会想，不就是0和1吗？有什么好讲的？

嗯，我刚开始学RTL设计时也这么想。直到有一次，我在调试一个SPI接口，波形图上明明全是“正确”的0和1，可芯片就是不听使唤。折腾了两天，最后发现——有个信号在跳变沿附近出现了毛刺，被从设备当成了有效时钟。从那以后，我再也不敢小看这些“基础”概念了。

2.1 逻辑0和逻辑1——不只是电压高低

在数字世界里，信号只有两种合法状态：逻辑0和逻辑1。但在实际电路中，它们对应的是电压范围。

逻辑值	典型电压（3.3V系统）	含义
逻辑0	0V ~ 0.8V	低电平，假，关闭
逻辑1	2.0V ~ 3.3V	高电平，真，开启

注意看，0.8V到2.0V之间有个“灰色地带”。这个区域是不允许长期停留的。为什么？因为在这个区间里，CMOS管子的导通和截止都不彻底，功耗大、噪声容限差，说白了就是“半死不活”的状态。

2.2 高阻态Z——信号“悬空”了

高阻态Z，你可以把它想象成信号线上的“开关断开”。它既不是0也不是1，而是对外呈现极高的阻抗，相当于这根线没被驱动。

我在项目中遇到过最典型的场景：三态总线。比如多个设备共享一根数据线，同一时刻只能有一个设备在驱动，其他设备必须输出Z。如果两个设备同时输出0和1，那就短路了——轻则数据错误，重则烧芯片。

波形图上，Z通常显示为一条中间线，或者高阻标记。你想想看，如果仿真时看到某个信号长时间处于Z态，而它本应被驱动——那八成是代码里忘了赋值。

2.3 不定态X——仿真器的“我不知道”

X态是仿真器在说：“我无法确定这个信号是0还是1。” 它通常出现在以下几种情况：

• 寄存器未初始化：复位没做，上电后寄存器是X
• 多驱动冲突：两个always块同时给同一个reg赋值
• 时序违规：建立时间或保持时间不满足，触发器输出进入亚稳态

我个人习惯：在仿真一开始就检查有没有X态传播。因为X会像病毒一样扩散——一个X经过组合逻辑，输出还是X。最后整个波形图全是红色的X，根本没法看。

2.4 信号电平变化——上升沿、下降沿与建立保持时间

电平从0变1叫上升沿，从1变0叫下降沿。数字电路的核心就是靠这些边沿来触发动作。

但实际波形不是理想的直角。信号有上升时间（从10%到90%电压的时间）和下降时间。我见过不少新手，仿真时波形完美，一上板子就出问题——就是因为没考虑实际器件的边沿速率。

这里有个重要的概念：建立时间和保持时间。

参数	含义	违反后果
建立时间（tsu）	数据在时钟沿之前必须稳定的最短时间	数据可能采错
保持时间（th）	数据在时钟沿之后必须稳定的最长时间	数据可能被下一级错误采样

我曾经调试过一个I2C控制器，仿真跑了几万次都没问题。结果样机在高温下偶尔死机。最后用示波器抓波形，发现是数据线在时钟下降沿附近有抖动，刚好踩到了保持时间的红线。加了一级同步寄存器就解决了。

2.5 毛刺的识别——波形图里的“幽灵”

毛刺，就是信号上那些宽度极窄、非预期的脉冲。它可能只有几百皮秒，但足以让触发器误动作。

毛刺的常见来源：

• 组合逻辑的竞争冒险：不同路径的延迟不一样，导致输出出现短暂错误
• 信号反射：高速信号在传输线上阻抗不匹配，产生振铃
• 电源噪声：地弹、电源波动耦合到信号线上

怎么在波形图上识别毛刺？

1. 看边沿附近有没有“回勾”或“抖动”
2. 用仿真器的“毛刺检测”功能，设置最小脉冲宽度
3. 对比理想波形和实际波形，找那些不该出现的跳变

知识体系总览

下面这张图，把本章的核心逻辑串起来了。你可以把它当作一个“信号健康检查清单”。

这张图把信号分成了三大类：合法电平（0和1）、特殊状态（Z和X）、动态行为（边沿和毛刺）。你分析任何波形时，都可以按这个框架去检查——信号是不是在合法范围内？有没有不该出现的Z或X？边沿附近干不干净？

好了，这一讲就到这里。记住，波形图是芯片的“心电图”，而电平就是心跳的节拍。读懂了它，你才算真正入了RTL设计的门。

可可精品资料库