2. 经典握手信号：valid-ready 握手协议详解
各位同学，今天我们来聊聊接口设计里最基础、也最重要的一个概念——valid-ready 握手协议。
我刚开始做接口设计时，总觉得握手不就是两个信号嘛，一个说“我有数据”，一个说“我准备好了”。但真正上手做项目后才发现，这里面的门道可不少。说白了，valid-ready 就是数字电路里的“交通规则”，它决定了数据什么时候能走，什么时候得等。
2.1 什么是 valid-ready 握手？
valid-ready 是一种点对点的流控协议。它只有两个控制信号：
- valid：由发送方驱动。拉高表示“我手上的数据是有效的，你可以取了”。
- ready：由接收方驱动。拉高表示“我现在有空，你可以把数据发过来”。
数据总线（data bus）也是发送方驱动的。当 valid 和 ready 同时为高时，我们说握手成功，数据在这一拍被成功传输。
核心规则：数据只在 valid & ready 同时为高的时钟上升沿被采样。其他情况，数据要么无效，要么接收方没准备好。
2.2 valid 与 ready 的时序关系
这里有个关键问题：valid 和 ready 谁先谁后？
嗯，其实没有的先后。但根据设计风格不同，可以分为三种情况：
| 时序关系 | 说明 | 典型场景 |
|---|---|---|
| valid 先于 ready | 发送方先拉高 valid，等待接收方就绪 | 数据源主动推送，接收方可能忙 |
| ready 先于 valid | 接收方先表示“我准备好了”，发送方再发数据 | 接收方主动请求数据（如 FIFO 读） |
| 同时拉高 | 双方一拍内同时就绪，零等待 | 流水线满负荷运行时 |
我个人习惯，在写 RTL 时尽量让 valid 不依赖 ready。什么意思呢？就是发送方只要数据有效，就无条件拉高 valid，不管接收方要不要。这样逻辑简单，不容易出组合环路。
小技巧：如果你发现 valid 信号里组合了 ready，一定要小心组合反馈环路。我曾经在一个 DMA 控制器里踩过这个坑，仿真怎么都跑不对，最后发现是 valid 和 ready 互相依赖，形成了组合逻辑环。
2.3 握手协议的四种状态
我们用一个简单的状态机来理解握手过程。其实就四种情况：
- 空闲（Idle）：valid=0，ready=0。啥也没发生。
- 等待就绪（Wait for Ready）：valid=1，ready=0。发送方有数据，但接收方忙。
- 等待数据（Wait for Valid）：valid=0，ready=1。接收方准备好了，但发送方还没给数据。
- 传输完成（Transfer）：valid=1，ready=1。握手成功，数据被采样。
你想想看，这四种状态是不是覆盖了所有可能？
2.4 Backpressure 背压机制
背压，说白了就是接收方告诉发送方“你慢点，我跟不上了”。
在 valid-ready 协议里，背压是通过 ready 信号拉低 来实现的。当接收方内部缓冲区快满时，它就把 ready 拉低，发送方看到 ready=0，就知道这一拍不能传数据，数据得保持住。
注意：当 ready 被拉低时，发送方必须保持 valid 和数据不变，直到握手成功。如果发送方在 ready 为低时改变了数据，那接收方恢复 ready 后采到的就是错误数据。
我记得有一次调试一个视频处理管线，图像老是出现撕裂。查了两天才发现，是发送方在背压期间偷偷更新了数据，导致接收方恢复后采到了半帧数据。从那以后，我写代码时都会加一个断言：assert property (@(posedge clk) disable iff (!rst) (valid & !ready) |=> $stable(data));
2.5 握手协议的核心知识图谱
下面这张图，是我自己总结的 valid-ready 握手协议知识结构，帮你理清思路：
2.6 代码示例：一个简单的 valid-ready 接口
光说不练假把式。我们来看一段实际的 Verilog 代码，实现一个带 valid-ready 握手的寄存器：
module valid_ready_reg #(
parameter DW = 8
)(
input wire clk,
input wire rst_n,
// 输入接口
input wire in_valid,
output wire in_ready,
input wire [DW-1:0] in_data,
// 输出接口
output reg out_valid,
input wire out_ready,
output reg [DW-1:0] out_data
);
// 内部寄存器
reg [DW-1:0] data_reg;
reg valid_reg;
// 输入 ready：只要内部寄存器为空（valid_reg=0），就准备好接收
assign in_ready = ~valid_reg;
// 数据采样：握手成功时写入内部寄存器
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
data_reg <= 'b0;
valid_reg <= 1'b0;
end else if (in_valid & in_ready) begin
data_reg <= in_data;
valid_reg <= 1'b1;
end else if (out_valid & out_ready) begin
// 数据被下游取走，清空标志
valid_reg <= 1'b0;
end
end
// 输出逻辑
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
out_data <= 'b0;
out_valid <= 1'b0;
end else begin
out_data <= data_reg;
out_valid <= valid_reg;
end
end
endmodule这段代码实现了一个单级流水线寄存器。输入只要内部寄存器为空就 ready，输出只要有数据就 valid。你想想看，如果下游背压了（out_ready=0），会发生什么？
嗯，数据会卡在内部寄存器里，同时 in_ready 也会被拉低，上游就传不进来了。这就是背压的传递。
避坑指南：我曾经在写多级流水线时，把 valid 和 ready 的时序搞反了，导致数据丢了一拍。后来我养成了一个习惯：在代码里加一个简单的波形检查脚本，自动验证握手时序是否正确。
2.7 总结一下
valid-ready 握手协议，说白了就是两个信号控制数据流动。valid 说“我有货”，ready 说“我能收”，两个同时为高，交易达成。
背压机制是它的核心价值——让接收方可以控制数据流速，防止缓冲区溢出。设计时记住几个要点：
- valid 尽量不组合 ready，避免组合环路
- 背压期间数据必须保持稳定
- 多级流水线要注意背压的传递
好了，这一章就到这里。下一章我们聊聊更复杂的握手变种——比如 AXI 的握手协议，以及如何设计高吞吐的流水线接口。
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