第一章：时序约束基础——建立时间与保持时间

大家好，我是你们的FPGA时序约束讲师。今天咱们聊聊时序约束里最基础、也最要命的概念——建立时间和保持时间。

说白了，这两个时间决定了你的芯片能不能正常工作。我刚开始做设计那会儿，总觉得时序约束是后端的事，跟我写RTL的没关系。直到有一次，一个简单的按键消抖模块在板子上跑起来就是抖个不停，查了三天才发现是时序违规……嗯，从那以后我再也不敢轻视这两个概念了。

每个寄存器都有它的“小脾气”。数据必须在时钟沿到来之前稳定下来，这叫建立时间（Setup Time）；时钟沿之后还得保持稳定一段时间，这叫保持时间（Hold Time）。

核心公式（记牢了）：

你想想看，如果数据在时钟沿来的时候还在“路上”，那寄存器采到的就是不确定的值。我在一个项目中遇到过，因为时钟树不平衡，导致保持时间违规，结果模块在高温下就出错，低温反而正常——这种“玄学”问题最让人头疼。

我的经验：按键消抖模块通常用计数器实现，计数器位宽越大，数据路径越长，建立时间越容易出问题。我一般建议把计数器拆成多级流水线，或者用格雷码编码，能有效缓解时序压力。

时钟周期约束是时序约束的“灵魂”。你不告诉工具目标频率，工具就不知道该怎么优化。

在Vivado里，我们这样写：

create_clock -name clk -period 20.0 [get_ports clk]

这条命令告诉工具：我的时钟周期是20ns，也就是50MHz。工具会基于这个目标去优化路径。

我个人习惯在项目一开始就加上时钟约束，哪怕只是临时值。因为这样可以在综合阶段就发现潜在的时序问题，而不是等到布局布线后才去改。

注意：时钟周期约束不要写得太紧，也不要太松。太紧会导致工具过度优化，增加功耗和面积；太松则可能掩盖真正的时序问题。我一般留5%-10%的余量。

输入延迟约束，说白了就是告诉工具：外部数据相对于时钟沿，什么时候到达芯片引脚。

举个例子，按键信号从外部进来，经过PCB走线、IO缓冲，最后到达内部寄存器。这个路径上的延迟，就是输入延迟。

set_input_delay -clock clk -max 5.0 [get_ports key_in]
set_input_delay -clock clk -min 2.0 [get_ports key_in]

这里-max表示最大延迟，-min表示最小延迟。为什么要两个值？因为芯片在不同工艺角下，延迟会变化。我曾经因为只设了max没设min，结果保持时间违规没被发现，流片回来就翻车了……

避坑指南：输入延迟的值怎么定？看数据手册！外部器件的输出延迟、PCB走线延迟，都要算进去。我一般会留0.5ns-1ns的余量，防止板级噪声影响。

输出延迟约束和输入延迟是对称的。它告诉工具：内部数据从寄存器输出，经过IO缓冲、PCB走线，最后到达外部器件，这个路径上的延迟是多少。

set_output_delay -clock clk -max 4.0 [get_ports debounced_key]
set_output_delay -clock clk -min 1.5 [get_ports debounced_key]

这里-max和-min同样重要。max决定了建立时间是否满足，min决定了保持时间是否满足。

我记得有一次做按键消抖模块，输出直接连到LED。LED本身对时序要求不高，但为了通用性，我还是加了输出延迟约束。后来模块被复用到另一个项目中，输出接的是高速ADC，幸好当时约束写对了，不然又要改代码。

下面这张图，是我自己画的时序约束知识体系。你看一眼，心里就有谱了：

这张图把时序约束的四个核心概念串起来了。建立时间和保持时间是“内功”，时钟周期约束是“目标”，输入输出延迟约束是“接口”。四者缺一不可。

这一章我们讲了时序约束的四个基础概念。说白了，就是告诉工具：数据什么时候来、什么时候走、时钟跑多快。你只要把这几条约束写对，工具就能帮你把时序优化好。

我见过很多新手，上来就写代码，最后时序跑不过才回来补约束。我的建议是：先写约束，再写代码。这样从一开始就能把控时序，避免后期返工。

本章要点回顾：

下一章，我们会深入讲时钟周期约束的具体写法，以及如何根据芯片数据手册确定约束值。到时候我会拿一个真实的按键消抖案例来演示，敬请期待。