一、功耗与时序基础：功耗组成（动态/静态）、时序路径与时钟周期、功耗与时序的跷跷板效应

各位同学，咱们今天聊聊功耗和时序这对“欢喜冤家”。做后端设计这么多年，我最大的感触就是——功耗和时序，就像天平的两端。你压低了功耗，时序可能就崩了；你死磕时序，功耗又蹭蹭往上涨。这其中的门道，咱们得从最基础的说起。

1.1 功耗组成：动态功耗与静态功耗

芯片的功耗，说白了就两大块：动态功耗和静态功耗。我刚开始做设计时，总觉得静态功耗就那么点，无所谓。直到有一次做一款IoT芯片，待机电流要求极低，我才发现静态功耗才是真正的“隐形杀手”。

动态功耗：干活时消耗的能量

动态功耗，就是芯片在“动”的时候消耗的能量。它主要由两部分组成：

• 开关功耗：信号从0变1，或者从1变0，给负载电容充放电消耗的能量。公式是：P_sw = α × C_L × V_DD² × f。α是翻转率，C_L是负载电容，V_DD是电压，f是频率。
• 短路功耗：信号翻转瞬间，PMOS和NMOS同时导通，形成从电源到地的短路电流。这个占比不大，但在高速设计中不能忽略。

静态功耗：待机时也在漏电

静态功耗，就是芯片“不动”时也在消耗的能量。主要来源是各种漏电流：

• 亚阈值漏电：晶体管关断时，源漏之间仍有微弱电流。工艺越先进，这个漏电越大。
• 栅极漏电：栅氧化层太薄，电子直接隧穿过去。45nm以下工艺尤其明显。
• 栅感应漏电：漏极电压在栅极下方感应出的漏电。

1.2 时序路径与时钟周期

时序，说白了就是信号从A点走到B点，能不能在时钟规定的时间内到达。我见过太多新手，一上来就死磕setup，结果hold一塌糊涂。其实，时序分析的核心就两条：建立时间（setup）和保持时间（hold）。

时序路径的三种类型

在数字芯片中，时序路径主要分三类：

路径类型	起点	终点	说明
寄存器到寄存器	时钟引脚	时钟引脚	最核心的路径，决定了芯片能跑多快
输入到寄存器	输入端口	寄存器D端	受外部输入延迟影响
寄存器到输出	寄存器Q端	输出端口	受输出负载影响

时钟周期与setup/hold的关系

时钟周期T，决定了数据必须在T时间内完成传输。setup检查的是数据能不能在下一个时钟沿之前稳定到达，hold检查的是数据能不能在当前时钟沿之后保持足够长的时间。

1.3 功耗与时序的跷跷板效应

好了，重点来了。为什么说功耗和时序是跷跷板？你想想看：

• 降电压（VDD）：动态功耗降了（平方关系），但单元延迟增加了，时序变差。
• 换低阈值单元（LVT）：时序变好了，但漏电功耗飙升。
• 加buffer修hold：hold修好了，但动态功耗和面积都增加了。
• 降频率：功耗降了，但性能也降了。

说白了，你不可能同时得到最好的功耗和最好的时序。这就是所谓的“跷跷板效应”。

知识体系框架图

下面这张图，是我自己总结的功耗与时序协同的知识体系。你可以把它当作一张“作战地图”。

小结

这一章，咱们把功耗和时序的基础打了个底。动态功耗和静态功耗的组成，setup和hold的检查机制，以及那个让人又爱又恨的跷跷板效应。嗯，这些都是后续章节的“地基”。

我个人习惯，在做任何功耗优化之前，先跑一遍时序，看看哪些路径是“真瓶颈”。很多时候，你以为的时序问题，其实是功耗问题导致的——比如用了太多LVT单元。反过来，你以为的功耗问题，也可能是时序约束太紧导致的。

好了，这一章就到这里。记住一句话：没有最好的功耗，也没有最好的时序，只有最合适的平衡。