2. SystemVerilog随机化基础：rand与randc关键字，随机变量的声明与约束块

好，咱们今天聊聊随机化。说实话，我刚入行那会儿，对随机化是有点抵触的——总觉得「我手动写测试向量，心里才踏实」。后来被现实狠狠教育了一回：一个复杂的AHB总线矩阵，手动写了2000个测试，覆盖率才到60%。同事用随机化，500个仿真就跑到了85%。嗯，从那以后，我再也不敢小看随机化了。

2.1 随机变量声明：rand与randc

SystemVerilog里，随机化靠的是两个关键字：rand 和 randc。说白了，它们就是告诉仿真器：「这个变量，我要让它随机取值」。

2.1.1 rand：每次独立随机

rand 是最常用的。每次调用 randomize()，它都会在合法范围内独立地随机选一个值。举个例子：

class Packet;
    rand bit [7:0] length;   // 长度，0~255
    rand bit [3:0] priority; // 优先级，0~15
endclass

initial begin
    Packet p = new();
    repeat (5) begin
        assert(p.randomize());
        $display("length=%0d, priority=%0d", p.length, p.priority);
    end
end

运行结果可能是：

length=142, priority=9
length=33,  priority=2
length=200, priority=14
length=87,  priority=5
length=200, priority=14  // 注意：重复是允许的！

看到了吗？rand 不保证不重复。同一个值可以连续出现，也可以隔几次再出现。我在项目中遇到过一个问题：用 rand 生成地址，结果连续三次生成了同一个地址，导致某个逻辑分支一直没被覆盖到。后来怎么解决的？往下看。

2.1.2 randc：循环随机，不重复

randc 是「循环随机」的意思。它会保证：在所有可能的值都取完之前，不会重复。你想想看，这就像一副扑克牌——抽一张少一张，直到整副牌抽完才重新洗牌。

class RandcExample;
    randc bit [2:0] data;  // 0~7，共8个值
endclass

initial begin
    RandcExample r = new();
    repeat (10) begin
        assert(r.randomize());
        $display("data=%0d", r.data);
    end
end

输出示例：

data=5
data=2
data=7
data=0
data=3
data=1
data=6
data=4  // 前8次，0~7各出现一次，顺序随机
data=1  // 第9次，重新开始循环
data=6

2.2 约束块：给随机化加上「规矩」

光有随机变量还不够——纯随机出来的值，大部分是无效的。比如地址必须对齐到4字节，长度不能超过1024。这时候就需要约束块（constraint block）了。

2.2.1 基本约束语法

约束块用 constraint 关键字声明，里面写表达式来限制变量的取值范围：

class MyPacket;
    rand bit [15:0] addr;
    rand bit [7:0]  len;

    constraint addr_aligned {
        addr % 4 == 0;          // 地址4字节对齐
    }
    constraint len_range {
        len inside {[64:1024]}; // 长度在64到1024之间
    }
endclass

调用 randomize() 时，仿真器会自动求解这些约束，生成满足条件的随机值。如果约束之间冲突了，randomize() 会返回0，表示随机化失败。

2.2.2 常用约束操作符

我整理了一张表，方便你查阅：

操作符	含义	示例
inside {[a:b]}	在区间内	len inside {[64:1024]}
inside {v1, v2, v3}	在集合内	cmd inside {READ, WRITE}
dist { ... }	分布权重	len dist {64 := 1, [128:256] := 5}
==, !=, <, >	关系运算	addr > base_addr
%	取模（对齐）	addr % 4 == 0
->	条件约束（蕴含）	cmd == WRITE -> wdata != 0

2.2.3 约束的开关控制

有时候，同一个类需要不同的约束组合。比如正常模式下地址要对齐，错误注入模式下地址可以不对齐。SystemVerilog允许用 constraint_mode() 来开关约束：

class Packet;
    rand bit [15:0] addr;
    constraint c_aligned { addr % 4 == 0; }
    constraint c_unaligned { addr % 4 != 0; }
endclass

initial begin
    Packet p = new();
    // 正常模式：只开对齐约束
    p.c_unaligned.constraint_mode(0);  // 关闭非对齐约束
    assert(p.randomize());

    // 错误注入模式：只开非对齐约束
    p.c_aligned.constraint_mode(0);    // 关闭对齐约束
    p.c_unaligned.constraint_mode(1);  // 打开非对齐约束
    assert(p.randomize());
end

嗯，这里要注意：两个约束如果同时打开，且它们矛盾（一个要求对齐，一个要求不对齐），randomize() 会失败。所以开关约束时，一定要确保当前打开的约束之间没有冲突。

2.3 随机化流程与知识体系

说了这么多，咱们用一张图来总结一下随机化的核心流程：

2.4 避坑指南与个人经验

最后，分享几个我踩过的坑：

• 约束冲突导致随机化失败：我曾经写了一个约束，要求 addr > 0x1000 且 addr < 0x0800，结果 randomize() 一直返回0。查了半天才发现是上下界写反了。建议每次随机化后都检查返回值，或者用 assert() 捕获失败。
• randc 位宽过大：有次我用 randc bit [15:0]，仿真跑了半小时还没结束。后来发现仿真器在维护65536个值的已取列表，内存暴涨。从此以后，我规定自己：randc 只用于位宽 ≤ 8 的场景。
• 约束过于严格：约束越紧，求解器找解的时间越长。如果约束复杂到求解器需要回溯几万次，仿真速度会急剧下降。我的经验是：能用 inside 解决的，就别写多个关系表达式。

好了，这一章的内容就到这里。记住：随机化不是乱来，而是有规矩地乱来。把规矩（约束）定好了，仿真效率自然就上去了。