SystemVerilog约束基础：constraint块语法、约束体、约束模式

好，咱们今天聊聊SystemVerilog里最核心的东西——约束。说白了，约束就是告诉随机化引擎：「嘿，你得按我的规矩来生成数据」。没有约束的随机，那叫瞎蒙，在验证里根本没法用。

我个人习惯把约束理解成「带条件的随机」。你想想看，我们做验证时，既要产生足够多的测试场景，又要保证这些场景是合法的、有意义的。约束就是干这个的。

constraint块语法

先看最基本的写法。一个约束块长这样：

class my_packet;
    rand bit [7:0] addr;
    rand bit [7:0] data;
    
    constraint addr_range {
        addr inside {[0:100]};
    }
endclass

这里有几个关键点：

• constraint 是关键字，后面跟约束块的名字
• 约束体用 { } 括起来
• 里面的表达式就是你要施加的限制

嗯，这里要注意：约束块的名字可以随便起，但最好有意义。我在项目中见过有人起名叫 c1、c2，三个月后自己都看不懂了。我建议用 addr_range、data_valid 这种能表达意图的名字。

约束体的写法

约束体里能写的东西还挺多的。我给大家列几个常用的：

约束类型	示例	说明
范围约束	addr inside {[10:50]};	addr在10到50之间
不等约束	addr != 0;	addr不能为0
关系约束	addr < data;	addr必须小于data
条件约束	if (mode) addr > 100;	根据mode决定约束

我曾经踩过一个坑：在约束体里用了 == 来赋值。记住，约束里只能用关系运算符，不能用赋值。你要是写 addr = 10;，编译器会报错。正确的写法是 addr == 10;。

约束模式

约束模式，说白了就是控制约束的开关。SystemVerilog提供了几种方式：

1. constraint_mode() 控制

这个函数可以打开或关闭某个约束块：

my_packet pkt = new();
pkt.addr_range.constraint_mode(0);  // 关闭约束
pkt.randomize();                     // addr可以取任何值
pkt.addr_range.constraint_mode(1);  // 重新打开

我刚开始用的时候总觉得这功能多余。直到有一次，我需要测试地址越界的情况——正常约束下addr只能在0-100之间，但我想生成一个addr=200的场景。这时候把约束关掉，就搞定了。

2. soft约束

有时候我们希望约束「尽量满足，但不强制」。这时候用 soft：

constraint soft_addr {
    soft addr inside {[0:100]};
}

soft约束的优先级低。如果其他约束和它冲突，soft约束会被覆盖。这个特性在继承和重写约束时特别有用。

3. rand_mode() 控制

这个控制的是变量本身，不是约束。如果你不想让某个变量随机化：

pkt.addr.rand_mode(0);  // addr不再随机
pkt.randomize();         // addr保持原值，其他变量随机

知识体系结构图

下面这张图能帮你理清本章的知识脉络：

好了，关于constraint块语法、约束体和约束模式，就聊这么多。记住一句话：约束是验证的灵魂，用好约束，你的随机化才能指哪打哪。