01
Verilog代码规范概述
为什么需要代码规范？可读性、可维护性的关系。
规范基础设计理念
02
命名规范（一）
模块名、端口名、信号名命名规则与最佳实践。
命名可读性
03
命名规范（二）
参数、宏定义、枚举类型的命名约定。
宏定义参数
04
文件组织规范
一个模块一个文件，文件头注释模板。
文件结构模板
05
注释规范
行注释、块注释、文档注释写法与位置。
注释文档
06
代码排版与缩进
统一缩进风格 (TAB vs 空格)，行长度限制。
格式风格
07
模块结构规范
端口定义顺序 (输入在前，输出在后)，内部信号声明。
模块化端口
08
组合逻辑编码风格
always @(*) 与 assign 选择，避免锁存器。
组合逻辑latch
09
时序逻辑编码风格
同步/异步复位选择，非阻塞赋值使用。
时序复位
10
状态机编码规范
三段式状态机，编码方式 (二进制/格雷/独热)。
FSM编码
11
接口规范
握手信号 (valid/ready)，总线接口标准化。
握手总线
12
跨时钟域处理规范
同步器结构 (双级触发器)，握手协议，异步FIFO。
CDC同步器
13
低功耗设计概述
功耗组成 (动态/静态)，低功耗必要性。
功耗概论
14
时钟门控技术 (Clock Gating)
原理，Verilog实现，综合工具插入。
门控时钟CG
15
电源门控技术 (Power Gating)
电源开关单元，保持寄存器，唤醒逻辑。
PG电源开关
16
多电压域设计 (Multi-VDD)
电压域划分，电平转换单元 (Level Shifter)。
电压域Level Shifter
17
动态电压频率调整 (DVFS)
原理与应用场景，Verilog实现考虑。
DVFS动态调压
18
操作数隔离技术 (Operand Isolation)
原理，Verilog编码实现，综合优化。
操作数隔离优化
19
门控时钟的Verilog编码规范
避免手动例化门控单元，使用综合工具命令。
门控时钟编码规范
20
低功耗状态机设计
状态编码优化，减少翻转率，时钟门控。
状态机低功耗
21
存储器低功耗设计
Bank划分，数据掩码，睡眠模式控制。
存储器Bank
22
总线低功耗设计
总线编码 (Gray码、总线反转)，减少翻转率。
总线编码
23
异步电路的低功耗设计
无时钟域优势，握手协议低功耗实现。
异步无时钟
24
低功耗验证方法学
功耗仿真 (VCD/SAIF)，UPF/CPF文件使用。
验证UPF
25
综合中的低功耗策略
Synopsys DC功耗优化选项，Leakage优化。
综合DC
26
后端布局布线中的低功耗
电源网络规划，标准单元选择，时钟树综合。
后端CTS
27
低功耗设计检查清单
RTL审查要点，综合后检查，物理实现检查。
检查清单RTL
28
实际案例分析（一）
SoC芯片低功耗设计流程与经验分享。
SoC案例
29
实际案例分析（二）
AI加速器芯片低功耗挑战与解决方案。
AI加速器
30
课程总结与未来趋势
近阈值计算、自适应电压调节，学习路径推荐。
趋势近阈值