1. 功耗分析基础：功耗的物理来源与关键关系

各位同学好，我是老张。今天咱们聊聊功耗分析的基础。说实话，功耗这个话题在十年前可能还是个「锦上添花」的事，但现在——谁不关注功耗，谁就得在流片后哭鼻子。我自己就吃过这个亏，后面会跟大家细说。

1.1 功耗的三大物理来源

芯片里的功耗，说白了就三种：动态功耗、静态功耗、短路功耗。咱们一个一个来。

1.1.1 动态功耗

动态功耗是芯片工作时最主要的功耗来源。它发生在信号翻转的时候——也就是从0变1，或者从1变0的那一瞬间。

公式很简单：

P_dynamic = α × C_L × V_DD² × f

其中：

• α：翻转活动因子（0到1之间）
• C_L：负载电容
• V_DD：供电电压
• f：工作频率

嗯，这里要注意：电压是平方项。什么意思？你电压降10%，功耗能降19%左右。我在一个28nm的项目里试过，把核心电压从1.1V降到1.0V，动态功耗直接掉了将近20%。代价是时序变紧了不少，这个后面再聊。

1.1.2 静态功耗

静态功耗，也叫漏电功耗。芯片啥也不干的时候，它也在耗电。为什么？因为晶体管关不严。

主要来源有：

• 亚阈值漏电：晶体管没完全关断，电流从源极溜到漏极
• 栅极漏电：栅氧化层太薄，电子直接隧穿过去
• PN结漏电：反偏PN结的微小电流

公式大致是：

P_static = I_leak × V_DD

我曾经在一个40nm的低功耗项目里，静态功耗占了总功耗的40%以上。当时我们用了高阈值电压的库，才把漏电压下去。你想想看，芯片待机时电池还在跑电，这谁受得了？

1.1.3 短路功耗

短路功耗很多人容易忽略。它发生在信号翻转的中间时刻——PMOS和NMOS同时导通的那一瞬间。

为什么会这样？因为信号从0到1不是瞬间完成的。在中间电压区域，上下两个管子都开着，电源到地直接短路，电流哗哗地流。

公式：

P_short = I_short × V_DD × t_sc × f × α

其中t_sc是短路时间，取决于输入信号的上升/下降时间。

我个人习惯把短路功耗归到动态功耗里一起算，因为它是伴随翻转发生的。但在先进工艺下（比如7nm以下），短路功耗占比会明显上升，不能忽视。

1.2 功耗与电压、频率、工艺的关系

这部分是重点。我建议你把这几个关系刻在脑子里。

1.2.1 电压的影响

电压对功耗的影响是二次方的。这是最敏感的参数。

电压变化	动态功耗变化	静态功耗变化
降低10%	降低19%	降低10%
降低20%	降低36%	降低20%
升高10%	升高21%	升高10%

但电压不能随便降。降太多，时序就崩了。我在一个项目里试过把电压从0.9V降到0.75V，功耗确实降了将近40%，但关键路径的setup slack全红了。最后只能折中到0.82V。

1.2.2 频率的影响

频率对动态功耗是线性关系。频率翻倍，动态功耗翻倍。但静态功耗基本不受频率影响。

所以有个常用的技巧：频率和电压联动调节。需要高性能时，频率拉高，电压也得跟着拉高（因为频率高了时序更紧）。低负载时，频率降下来，电压也可以跟着降——这就是DVFS（动态电压频率调节）的基本思路。

1.2.3 工艺的影响

工艺越先进，功耗特性变化越大。我简单列一下：

• 动态功耗：先进工艺下，单位电容减小，但翻转频率更高，总体动态功耗密度可能上升
• 静态功耗：栅氧化层更薄，阈值电压更低，漏电指数级增长
• 短路功耗：信号边沿更陡，短路时间缩短，但占比可能因漏电增大而相对下降

举个例子：从28nm到7nm，同样的设计，动态功耗可能只增加20%，但静态功耗可能翻3-5倍。这就是为什么先进工艺下，漏电管理成了头等大事。

1.3 知识体系总览

下面这张图，是我自己整理的功耗分析知识框架。你把它存下来，后面每一章都会用到。

1.4 小结

这一章咱们把功耗的三大来源和三个关键影响因素理清楚了。动态功耗靠翻转，静态功耗靠漏电，短路功耗靠同时导通。电压是老大，频率是老二，工艺决定了你的天花板。

下一章咱们会深入仿真环境，看看怎么用工具把这些功耗算出来。到时候我会拿一个实际项目的数据给大家演示——嗯，就是那个让我加班到凌晨三点的项目。