逻辑约束基础：多周期路径、伪路径、时钟分组、异步时钟域处理、set_case_analysis
各位同学，咱们今天聊聊逻辑约束。说白了，约束就是告诉工具：你的芯片到底想怎么跑。我刚开始做STA那会儿，总觉得约束是给工具找麻烦，后来才发现——约束其实是保护你的。
好，咱们一个一个来看。
1. 多周期路径（Multicycle Path）
什么叫多周期路径？就是数据从起点到终点，不需要在一个时钟周期内传完。比如你有个乘法器，算一次要两个周期。那你就要告诉工具：别催，它需要两个周期。
核心命令：
set_multicycle_path -setup 2 -from [get_pins A_reg/CK] -to [get_pins B_reg/D]
set_multicycle_path -hold 1 -from [get_pins A_reg/CK] -to [get_pins B_reg/D]这里有个坑，我踩过。你设了setup为2，hold默认也是2。但hold检查的是上一个周期的数据，所以hold要设成1。嗯，这个细节很多人会忘。
我的经验： 多周期路径常用于乘法器、除法器、或者一些慢速接口。我曾经在一个AI加速器项目中，把整个卷积层的路径都设成了多周期，结果时序收敛快了一倍。
2. 伪路径（False Path）
伪路径，就是那些你根本不在乎的路径。比如复位信号、测试模式下的路径。工具不需要去分析它们。
set_false_path -from [get_clocks CLK_A] -to [get_clocks CLK_B]
set_false_path -through [get_nets rst_n]我个人习惯，先把所有跨时钟域的路径都设成伪路径，然后再单独处理异步同步器。为什么？因为工具默认会分析所有路径，你不告诉它哪些是假的，它就会浪费大量时间。
注意： 伪路径设多了，可能会漏掉真正的时序问题。我曾经见过一个同事，把整个模块的路径都设成了伪路径，结果流片回来功能全错。所以，伪路径要精准，不要图省事。
3. 时钟分组（Clock Group）
时钟分组，说白了就是把时钟分成几组，告诉工具哪些时钟之间需要分析，哪些不需要。
| 命令 | 含义 |
|---|---|
set_clock_groups -asynchronous |
异步时钟，不分析跨时钟域路径 |
set_clock_groups -physically_exclusive |
物理上不会同时存在的时钟 |
set_clock_groups -logically_exclusive |
逻辑上不会同时存在的时钟 |
你想想看，如果你的芯片有多个PLL，每个PLL输出不同频率的时钟。这些时钟之间如果没有同步器，那就要设成异步分组。否则工具会去分析那些根本不存在的路径，白白浪费时间。
避坑指南： 我曾经在一个项目中，把两个同源时钟设成了异步分组，结果工具没分析它们之间的路径，导致setup违例没被发现。所以，同源时钟不要随便设成异步。
4. 异步时钟域处理（CDC）
异步时钟域，是芯片设计中最容易出问题的地方。两个时钟频率不同、相位不同，数据传过去就可能出错。
常见的处理方法：
- 双级同步器： 最基础的方法，两个触发器串联，降低亚稳态概率。
- 握手协议： 用req/ack信号，确保数据稳定传输。
- 异步FIFO： 适合批量数据传输，用格雷码指针。
代码示例：双级同步器
always @(posedge clk_b) begin
sync_reg1 <= data_in;
sync_reg2 <= sync_reg1;
end我记得有一次，一个同事没加同步器，直接把信号跨时钟域传。结果芯片跑起来，数据时不时就错一位。查了三天才找到原因。嗯，从那以后，我对CDC就特别小心。
重要： 同步器只能降低亚稳态概率，不能完全消除。如果你的时钟频率很高，或者数据变化很快，建议用异步FIFO。
5. set_case_analysis
这个命令，用来告诉工具某个信号在特定模式下是什么值。比如测试模式下，某些路径不工作。
set_case_analysis 0 [get_ports test_mode]
set_case_analysis 1 [get_ports scan_enable]我个人习惯，在综合阶段就把所有模式下的case分析清楚。比如功能模式、测试模式、低功耗模式。每个模式下，哪些信号是固定的，都要设好。否则工具会分析所有可能性，结果就是过度约束。
我的经验： 我曾经在一个项目中，忘了设test_mode的case，结果工具把测试路径也当成功能路径分析，导致setup违例一大堆。设了case之后，违例直接少了一半。
知识体系总览
下面这张图，是我自己整理的逻辑约束知识体系。你可以看到，多周期路径、伪路径、时钟分组、CDC、set_case_analysis，它们之间是相互关联的。
好了，这一章的内容就到这里。逻辑约束是STA的基础，也是芯片设计中最容易出错的地方。多周期路径、伪路径、时钟分组、CDC、set_case_analysis，这五个概念你掌握了，后面的章节就会轻松很多。