时序约束基础：时钟约束、输入延迟约束、输出延迟约束、异步时钟约束

各位好，我是老李。做FPGA开发这么多年，我最大的感触就是——时序约束这东西，你越早重视它，后面踩的坑就越少。今天咱们就聊聊时序约束的四个基础模块：时钟约束、输入延迟、输出延迟，还有异步时钟处理。

说白了，时序约束就是告诉工具你的设计要在什么条件下跑。你不说清楚，工具就瞎猜。猜对了算你运气好，猜错了...嗯，板子跑不起来的时候你就知道了。

核心观点：时序约束不是给工具看的，是给你自己看的。它帮你把设计意图说清楚，让工具帮你检查有没有问题。

时钟约束是时序分析的基础。没有时钟约束，其他约束都白搭。我个人习惯，拿到一个新设计，第一件事就是先把所有时钟定义清楚。

最基本的时钟约束用 create_clock 命令。比如：

# 创建一个50MHz的主时钟，在CLK引脚上
create_clock -name sys_clk -period 20.000 [get_ports CLK]

这里 -period 20.000 表示周期20ns，对应50MHz。注意单位是ns，别搞错了。我曾经见过有人把20写成20.0，结果工具报了一堆莫名其妙的错误。

时钟约束里还有个重要概念——时钟的不确定性（clock uncertainty）。它用来模拟时钟抖动、时钟偏斜这些非理想因素。我建议新手至少留个0.2ns的余量：

set_clock_uncertainty -setup 0.200 [get_clocks sys_clk]

为什么要留余量？你想想看，实际板子上时钟信号不可能那么完美。温度变化、电源噪声都会影响时钟质量。留点余量，就是给自己留条后路。

输入延迟约束，说白了就是告诉工具：外部芯片送过来的数据，相对于时钟边沿到底晚到了多久。

看个例子。假设外部芯片在时钟上升沿之后5ns才把数据送出来：

set_input_delay -clock sys_clk -max 5.000 [get_ports DATA_IN]

这里 -max 表示最大延迟。为什么要有最大和最小？因为芯片在不同温度、电压下，延迟会变。最大延迟对应最差情况，最小延迟对应最好情况。

小技巧：我在项目中遇到过，很多新手只设了最大延迟，忘了设最小延迟。结果工具只检查建立时间，不检查保持时间。等板子调出来，发现数据老是采错...嗯，保持时间违例了。

所以正确的做法是：

set_input_delay -clock sys_clk -max 5.000 [get_ports DATA_IN]
set_input_delay -clock sys_clk -min 1.000 [get_ports DATA_IN]

最小延迟1ns，表示数据最早可能在时钟沿后1ns就到了。这样工具就能同时检查建立时间和保持时间。

输出延迟约束和输入延迟正好相反。它告诉工具：下游芯片需要数据在时钟沿之前多久准备好，以及时钟沿之后保持多久。

举个例子，下游芯片要求数据在时钟沿之前3ns稳定：

set_output_delay -clock sys_clk -max 3.000 [get_ports DATA_OUT]

这里 -max 对应的是建立时间要求。同样，也要设最小延迟：

set_output_delay -clock sys_clk -max 3.000 [get_ports DATA_OUT]
set_output_delay -clock sys_clk -min 1.500 [get_ports DATA_OUT]

最小延迟1.5ns，表示数据在时钟沿之后还要保持1.5ns。这样下游芯片才能正确采到数据。

注意：输出延迟的值怎么确定？看下游芯片的数据手册。手册上会写setup time和hold time。把这些值填进去就行。千万别自己瞎猜，我见过有人随便填了个5ns，结果板子死活调不通。

异步时钟约束，这是很多人的噩梦。两个不同频率的时钟，或者同频但不同源的时钟，它们之间的路径就是异步路径。

对于异步路径，工具默认会做时序分析。但问题是，异步路径的时序根本没法保证——两个时钟的相位关系是随机的。所以我们要告诉工具：这条路径不用分析。

最常用的方法是 set_false_path：

set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]

这条命令告诉工具：从clk_a到clk_b的所有路径，都不用做时序分析。

但是！这里有个大坑。如果你只是简单地把异步路径设成false path，而不做任何同步处理，那数据跨时钟域的时候就会出问题。我曾经在一个项目中，就是因为忘了加同步器，结果数据偶尔会跳变，查了三天才找到原因。

正确做法：异步路径必须用同步器（比如两级触发器）处理。处理完之后，再把路径设成false path。这样既保证了功能正确，又避免了时序分析报错。

还有一种情况是 set_clock_groups，它比false path更灵活：

set_clock_groups -asynchronous -group {clk_a} -group {clk_b}

这条命令把clk_a和clk_b分成两个异步时钟组。组内的路径正常分析，组间的路径全部忽略。我个人更喜欢用这个，因为它更清晰，不容易漏掉路径。

下面这张图是我自己画的，把时序约束的四个基础模块串起来了。你一看就明白它们之间的关系：

最后，我把自己这些年踩过的坑总结一下，希望能帮你少走弯路：

好了，时序约束的基础就聊到这儿。这四个模块你掌握了，后面再遇到复杂的约束场景，心里就有底了。记住一句话：约束写得好，调试少烦恼。