3. 时钟约束入门：create_clock命令详解、时钟周期与占空比、时钟源的定义

时钟，是数字芯片的“心跳”。

我经常跟团队里的新人说：时序约束里，时钟约束就是地基。地基没打好，后面做STA（静态时序分析）就是白费功夫。今天咱们就来聊聊这个最基础、也最重要的命令——create_clock。

3.1 时钟周期与占空比：先搞懂这两个概念

先别急着敲命令。咱们得先搞清楚，你约束的时钟到底长什么样。

时钟周期（Period），说白了就是时钟信号重复一次的时间。比如一个100MHz的时钟，周期就是10ns。这个很好理解。

占空比（Duty Cycle），指的是高电平时间占整个周期的比例。标准时钟通常是50%占空比——也就是一半时间高，一半时间低。

我遇到过不少新手，上来就写create_clock -period 10，然后默认占空比就是50%。大多数情况下没问题。但如果你做的是DDR接口，或者某些双沿采样的设计，占空比就变得非常敏感。我曾经在一个DDR3项目里，因为没仔细约束占空比，导致后仿时序一直不过，查了整整两天才找到原因。

3.2 create_clock 命令详解

好，概念清楚了，咱们来看命令。这是SDC（Synopsys Design Constraints）里最常用的命令之一，没有它，STA根本跑不起来。

基本语法长这样：

create_clock -name <clock_name> -period <value> [-waveform <edge_list>] [<source_objects>]

咱们拆开来看：

• -name：给时钟起个名字。我习惯用clk_xxx的格式，比如clk_core、clk_io。名字要见名知意。
• -period：时钟周期，单位是ns。比如10表示10ns，对应100MHz。
• -waveform：定义时钟的上升沿和下降沿位置。不写的话，默认是0和周期的一半。
• source_objects：时钟源，也就是这个时钟加在哪个端口或net上。

举个例子：

# 创建一个100MHz的时钟，占空比50%，加在clk_in端口上
create_clock -name clk_sys -period 10 [get_ports clk_in]

# 创建一个50MHz的时钟，占空比60%，上升沿在0ns，下降沿在8ns
create_clock -name clk_custom -period 20 -waveform {0 8} [get_ports clk_in2]

3.3 时钟源的定义：到底加在哪里？

这个问题，我问过很多面试者。不少人回答得模棱两可。

时钟源，就是create_clock命令作用的物理位置。它可以是：

• 芯片的输入端口（port）：比如外部晶振进来的时钟引脚
• 内部生成的时钟点（pin/pin）：比如PLL的输出引脚
• 某些特定的net：比如经过时钟门控后的时钟线

我个人的习惯是：尽量在时钟的“源头”定义。什么意思呢？

比如外部时钟进来，先经过一个PLL，再分频给各个模块。那我会在PLL的输入端口定义一个主时钟，然后在PLL的输出引脚上再定义生成时钟（用create_generated_clock，这个后面会讲）。

为什么要这么做？

因为STA工具需要知道时钟的传播路径。你把时钟定义在中间某个点，工具就不知道它从哪来的，延迟计算就会出错。我见过一个案例，有人把时钟定义在了一个门控单元的输出上，结果工具算出来的时钟延迟完全不对，整个时序分析都废了。

3.4 实战中的常见坑

讲几个我踩过的坑，你们遇到了直接绕开：

1. 周期写错了单位：SDC里周期默认是ns。有人写-period 100以为对应100MHz，其实是10MHz。这个错误在仿真里看不出来，但流片回来芯片跑不动。
2. 占空比写反了：-waveform {8 0}这种写法，上升沿在8ns，下降沿在0ns？工具会报错。正确的顺序是：先上升沿，后下降沿。
3. 忘了加时钟源：只写了-name和-period，没写加在哪个端口上。工具会创建一个虚拟时钟，但不会连接到任何实际路径上。

3.5 知识体系：时钟约束的核心逻辑

为了让你更直观地理解，我画了一张图。这张图展示了时钟约束在整个时序分析中的位置和作用：

这张图想表达的是：create_clock命令不是孤立存在的。它需要你同时理解周期、占空比、时钟源和波形定义。这四个方面缺一不可。

嗯，时钟约束入门就讲到这里。内容不多，但都是实打实的干货。下一节咱们会深入聊create_generated_clock——生成时钟的约束，那才是真正考验功力的地方。

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