2. 状态机分类：Moore型与Mealy型

状态机这东西，说白了就是数字电路里的「大脑」。

它决定系统下一步该干什么。我做了十几年设计，遇到过不少新手一上来就纠结：到底用Moore还是Mealy？

嗯，今天咱们就把这事彻底聊透。

2.1 先搞清楚基本概念

Moore型状态机和Mealy型状态机，区别其实就一句话：

你想想看，这差别大不大？

Moore型像个老实人——我到了哪个状态，就输出什么信号，外界怎么变跟我没关系。Mealy型则像个机灵鬼——它时刻盯着输入，一有风吹草动，输出立马跟着变。

2.2 各自优缺点，我踩过的坑

Moore型状态机

优点：

• 输出稳定，没有毛刺。因为输出只跟状态有关，状态只在时钟沿跳变，所以输出天然就是同步的。
• 设计思路清晰，好理解，好调试。我在项目中带新人时，通常先让他们用Moore型练手。
• 时序分析简单，不容易出问题。

缺点：

• 需要更多的状态。举个例子，同样的功能，Moore可能要用5个状态，Mealy只用3个。
• 输出比输入变化晚一个时钟周期。这个延迟在某些高速场景下很要命。

Mealy型状态机

优点：

• 状态数少，电路面积小。我记得有个项目，用Mealy比Moore省了将近30%的逻辑资源。
• 响应速度快。输入一变，输出立刻跟着变，不需要等下一个时钟沿。

缺点：

• 输出容易有毛刺。因为输入是组合逻辑，稍微有点抖动，输出就跟着跳。
• 设计复杂，调试困难。我曾经在一个通信协议的项目里，被Mealy的时序问题折磨了整整两天。

2.3 选型指南：什么时候用哪个？

这个问题，我一般这么判断：

场景	推荐类型	原因
输出需要干净、无毛刺	Moore	输出同步，天然抗干扰
对延迟敏感（如高速接口）	Mealy	响应快，少一个时钟周期
逻辑资源紧张	Mealy	状态少，面积小
新手设计、教学演示	Moore	思路简单，不容易出错
复杂控制逻辑（如CPU指令译码）	Mealy	灵活，能处理更多输入组合

2.4 核心逻辑对比图

下面这张图，把两种状态机的核心区别画出来了。你看一眼就明白：

2.5 代码示例对比

光说不练假把式。咱们看一段简单的Verilog代码，你就更清楚了。

Moore型状态机示例：

// Moore型：输出只跟当前状态有关
always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    state <= IDLE;
  else
    state <= next_state;
end

// 输出逻辑：只看状态
assign out = (state == DONE) ? 1'b1 : 1'b0;

Mealy型状态机示例：

// Mealy型：输出跟状态和输入都有关
always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    state <= IDLE;
  else
    state <= next_state;
end

// 输出逻辑：状态 + 输入
assign out = (state == RUN && data_valid) ? 1'b1 : 1'b0;

看出来了吗？Moore的输出只查状态，Mealy的输出还要看输入信号。差别就这么简单。

2.6 避坑指南

最后，分享几个我踩过的坑：

• 别在Mealy的输出路径上堆太多组合逻辑。 我曾经试过把五六个信号做与或运算，结果时序直接崩了。
• Moore型也不是万能的。 如果状态太多，综合出来的面积会很大。我见过有人用Moore写了20多个状态，结果资源爆了。
• 混合使用？可以，但要小心。 有些设计里，一部分用Moore，一部分用Mealy。嗯，不是不行，但接口处一定要做同步处理。

好了，关于Moore和Mealy的区别，今天就聊到这儿。记住一句话：没有最好的状态机，只有最合适的。