第一章：状态机基础——从概念到实战

各位同学，咱们今天聊聊状态机。说实话，这玩意儿是数字芯片设计的基石，就像盖房子得先打地基一样。我做了十几年芯片，见过太多因为状态机写崩导致项目返工的案例。所以这一章，咱们把基础打扎实。

1.1 什么是状态机？

状态机，全称有限状态机（FSM）。说白了，就是一个系统在不同状态之间跳来跳去，根据输入决定下一步去哪。你想想看，电梯就是典型的状态机——它要么在1楼、2楼、3楼，要么在运行中、停止中。每个时刻只能处于一个状态，这就是「有限」的含义。

我个人习惯把状态机想象成一个「有记忆的组合逻辑」。组合逻辑只关心当前输入，而状态机还关心「之前发生了什么」。这个记忆能力，就是靠寄存器实现的。

核心三要素：

状态集合：系统所有可能的状态，比如IDLE、READ、WRITE、DONE
转移条件：什么情况下从一个状态跳到另一个状态
输出逻辑：每个状态下对外输出的信号

1.2 Moore与Mealy——两种经典流派

状态机分两类：Moore型和Mealy型。这俩的区别，我当年学的时候也绕了好一阵子。

Moore型状态机

Moore机的输出只取决于当前状态。换句话说，只要状态不变，输出就固定不变。我在项目中遇到过用Moore机做按键消抖，状态稳定，输出干净，特别好调试。

特点：

输出与输入无关，只与当前状态有关
状态变化后，输出要等一个时钟周期才更新
安全性高，不容易出现毛刺

Mealy型状态机

Mealy机的输出不仅取决于当前状态，还取决于当前输入。这意味着输入一变，输出立刻跟着变，不需要等时钟沿。

特点：

输出响应快，输入变化立即反映到输出
需要的状态数通常比Moore机少
但容易产生组合逻辑毛刺，需要小心处理

对比项	Moore机	Mealy机
输出依赖	仅当前状态	当前状态 + 当前输入
输出时序	时钟沿后更新	输入变化立即响应
状态数量	相对较多	相对较少
抗毛刺能力	强	弱（需额外处理）
典型应用	控制逻辑、安全关键电路	高速数据通路、协议解析

我的建议：新手先从Moore机入手，逻辑清晰，不容易出错。等熟练了再用Mealy机做性能优化。我曾经在一个PCIe控制器里混用两种状态机，Moore管配置，Mealy管数据，效果不错。

1.3 状态转移图——画出来才清楚

状态转移图是状态机的「地图」。我每次写状态机代码之前，一定先在纸上画图。不画图直接写代码？十有八九要返工。

画图有几点要注意：

每个状态用一个圆圈表示，里面写上状态名
箭头表示转移方向，箭头上标注转移条件
初始状态用双圈或箭头指向标明
所有可能的状态转移都要画全，别漏了

下面我用SVG画一个简单的状态机例子——一个四状态循环控制器：

避坑指南：我曾经在一个UART接收模块里漏画了「异常状态」的转移路径，结果仿真怎么都跑不对。后来发现是状态机卡在某个非法状态出不来了。所以画图时一定要考虑所有可能的输入组合，包括那些「不应该出现」的情况。

1.4 实战：用Verilog写一个简单状态机

光说不练假把式。咱们用Verilog实现上面那个四状态控制器。嗯，这里要注意编码风格——我习惯用三段式写法，清晰又好维护。

// 三段式Moore状态机示例
module fsm_controller (
    input  clk,
    input  rst_n,
    input  start,
    input  rd_done,
    input  wr_done,
    input  done_ack,
    output reg [1:0] state_out
);

    // 状态编码
    localparam IDLE  = 2'b00;
    localparam READ  = 2'b01;
    localparam WRITE = 2'b10;
    localparam DONE  = 2'b11;

    reg [1:0] current_state, next_state;

    // 第一段：状态寄存器
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            current_state <= IDLE;
        else
            current_state <= next_state;
    end

    // 第二段：次态逻辑（组合逻辑）
    always @(*) begin
        case (current_state)
            IDLE:   next_state = start    ? READ  : IDLE;
            READ:   next_state = rd_done  ? WRITE : READ;
            WRITE:  next_state = wr_done  ? DONE  : WRITE;
            DONE:   next_state = done_ack ? IDLE  : DONE;
            default: next_state = IDLE;  // 安全处理
        endcase
    end

    // 第三段：输出逻辑（Moore型，只与当前状态有关）
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            state_out <= 2'b00;
        else
            state_out <= current_state;
    end

endmodule

个人经验：三段式的好处是——状态转移、次态计算、输出逻辑各管各的，出了问题一眼就能定位。我见过有人把三段揉成一段写，代码是短了，但调试起来真要命。尤其是项目后期改需求，三段式改起来轻松多了。

1.5 状态机设计的常见坑

最后聊几个我踩过的坑，你们记一下：

漏掉default分支——综合工具会给你补一个锁存器，但仿真时状态机可能飞到未知状态。记住：case语句一定要有default。
状态编码没考虑格雷码——相邻状态切换时，如果多位同时变化，可能产生毛刺。高速设计里建议用格雷码或独热码。
组合逻辑环路——Mealy机的输出反馈到输入时，小心别形成组合逻辑环路。我曾经在仿真里看到信号疯狂震荡，查了半天才发现是环路。
复位状态不明确——上电后状态机必须有一个确定的初始状态。别指望寄存器默认值是0，老老实实加复位逻辑。

好了，状态机基础就聊到这儿。记住：画图、分段、加default、处理好复位——做到这四点，你的状态机基本稳了。

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第一章：状态机基础——从概念到实战

1.1 什么是状态机？

1.2 Moore与Mealy——两种经典流派

Moore型状态机

Mealy型状态机

1.3 状态转移图——画出来才清楚

1.4 实战：用Verilog写一个简单状态机

1.5 状态机设计的常见坑