3、时序告警类型：建立时间违例、保持时间违例、时钟门控检查、异步复位/置位检查

好，咱们直接进入正题。时序告警，说白了就是芯片在跑的时候，数据没能在正确的时间点到达正确的位置。我这些年调试过的PLL时钟问题，十有八九都跟这四种违例有关。今天我就把这四种类型掰开揉碎了讲清楚。

3.1 建立时间违例（Setup Violation）

建立时间违例，这是最最常见的时序问题。什么叫建立时间？就是数据在时钟有效沿到来之前，必须提前稳定下来的那段时间。如果数据来得太晚，寄存器就来不及正确采样。

核心判断标准：

数据路径延迟 + 时钟偏斜 + 建立时间 > 时钟周期

我在项目中遇到过这样一个案例：一个PLL输出400MHz的时钟，驱动了一长串逻辑链。综合报告里setup slack是负的，足足差了0.3ns。当时我查了半天，发现是组合逻辑太深了，中间插了三级加法器。解决办法很简单——在中间插一级流水线寄存器，立马就解决了。

我个人习惯的做法：

先看时钟周期是否合理，别上来就改代码
用report_timing命令看最差路径，找到瓶颈
如果路径太长，考虑插入流水线
如果负载太重，考虑驱动强度或时钟树优化

3.2 保持时间违例（Hold Violation）

保持时间违例，这个跟建立时间正好相反。它要求数据在时钟有效沿之后，还要稳定一段时间。如果数据变化太快，把上一拍的数据冲掉了，那就出事了。

你想想看，保持时间违例有个特点——它跟时钟频率没关系。就算你把时钟降到1Hz，该违例还是违例。为什么？因为保持时间检查的是同一个时钟沿前后的数据稳定性，跟下一个时钟沿没关系。

我曾经踩过的坑：

有一次做低功耗设计，用了时钟门控。结果门控关掉再打开的时候，保持时间违例了。查了半天才发现，是门控信号路径太短，比数据路径还快。解决办法是在门控信号路径上插两级buffer，人为增加延迟。

修复保持时间违例，常用的招数有：

在短路径上插入buffer或delay cell
调整时钟偏斜，让时钟晚到一点
用更慢的库单元（比如高阈值电压的单元）

3.3 时钟门控检查（Clock Gating Check）

时钟门控检查，这个很多人容易忽略。说白了，就是检查时钟门控信号（enable信号）跟时钟之间的关系是否安全。

时钟门控的基本结构是这样的：

// 时钟门控单元示例
module clk_gate (
    input  wire clk,
    input  wire en,
    output wire gated_clk
);
    // 锁存器 + 与门结构
    reg  en_latch;
    wire en_sync;
    
    always @(clk or en) begin
        if (!clk)
            en_latch <= en;
    end
    
    assign en_sync = en_latch;
    assign gated_clk = clk & en_sync;
endmodule

这里要注意什么？时钟门控的enable信号必须在时钟低电平的时候变化，不能在时钟上升沿附近跳变。否则会产生毛刺，导致时钟出现不该有的脉冲。

时钟门控检查的两种模式：

检查类型	说明	常见问题
建立时间检查	enable信号必须在时钟上升沿之前稳定	enable路径太长，导致门控时钟出现毛刺
保持时间检查	enable信号在时钟上升沿之后不能变化	enable路径太短，导致时钟被错误截断

嗯，这里要注意。很多工具默认会做时钟门控检查，但如果你用了自定义的门控电路，一定要在约束里明确告诉工具。我见过有人自己写了个门控逻辑，结果工具没识别出来，流片回来时钟全是毛刺——那叫一个惨。

3.4 异步复位/置位检查

异步复位和置位，这俩是一对难兄难弟。它们的问题在于：复位信号是异步的，随时可能来，随时可能走。如果复位释放的时刻刚好靠近时钟沿，寄存器就可能进入亚稳态。

异步复位释放的时序检查，说白了就是看复位信号从有效变无效的时候，跟时钟沿之间有没有足够的余量。

我建议的做法：

能用同步复位就用同步复位，省心
如果必须用异步复位，一定要做异步复位同步释放
在约束里用set_false_path把复位路径设成伪路径？别！那是坑

异步复位同步释放的标准写法：

// 异步复位同步释放
module rst_sync (
    input  wire clk,
    input  wire rst_n,      // 异步复位输入
    output wire rst_sync_n  // 同步后的复位输出
);
    reg rst_meta, rst_sync;
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            rst_meta <= 1'b0;
            rst_sync <= 1'b0;
        end
        else begin
            rst_meta <= 1'b1;
            rst_sync <= rst_meta;
        end
    end
    
    assign rst_sync_n = rst_sync;
endmodule

这个电路用了两级寄存器做同步，第一级可能进入亚稳态，但第二级有整整一个周期的时间去稳定。这样复位释放的时候，就不会在时钟沿附近出问题。

我曾经犯过的错：

有次做多时钟域设计，两个时钟域之间用了异步复位。结果一个域复位了，另一个域没复位，数据全乱了。后来我学乖了——跨时钟域的复位信号，每个时钟域都要单独做同步释放。

3.5 四种违例的对比总结

这四种违例，其实可以分成两类：

跟频率相关的：建立时间违例。频率越高，越容易出问题。
跟频率无关的：保持时间违例、时钟门控检查、异步复位检查。这些跟时钟快慢没关系，跟路径延迟的匹配有关系。

我个人的经验是：先修建立时间违例，再修保持时间违例。因为修建立时间的时候可能会让路径变短，反而加剧保持时间问题。反过来，修保持时间的时候加buffer，对建立时间影响不大。

时钟门控和异步复位检查，这两个最好在设计阶段就考虑进去。等综合完了再回头改，往往要动架构，代价很大。

一句话总结：

建立时间看数据到得晚不晚，保持时间看数据变得快不快，时钟门控看使能信号稳不稳，异步复位看释放信号齐不齐。

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