3、PLL时钟波形参数：上升/下降时间、过冲/下冲、占空比失真、周期抖动与周期间抖动

各位同学，咱们今天来聊聊PLL输出时钟的那些“波形细节”。

说实话，很多刚入行的工程师，看PLL的时钟波形，就只看频率对不对。频率对了就觉得万事大吉。我当年也是这样，直到有一次项目调试，芯片在高温下频繁误码，查了三天才发现是时钟的占空比出了问题。从那以后，我对这些波形参数就格外上心了。

时钟信号不是完美的方波。它会有上升沿的坡度，会有过冲的尖刺，周期也不是均匀的。这些“不完美”的参数，直接决定了你的芯片能不能稳定工作。咱们一个一个来看。

3.1 上升时间与下降时间

上升时间，指的是信号从低电平的10%上升到高电平的90%所需的时间。下降时间则相反，从90%降到10%。

你想想看，为什么要在意这个？

因为上升时间太慢，意味着信号在逻辑阈值附近停留的时间变长了。这会导致什么？噪声更容易把信号“带偏”，造成误触发。我在一个DDR接口项目中就遇到过，时钟上升沿太缓，导致接收端采样窗口缩小，时序怎么都收敛不了。

一般来说，PLL的输出上升时间在几十皮秒到几百皮秒之间。具体数值取决于PLL的设计和工艺。我个人习惯，在高速设计中，会要求上升时间不超过时钟周期的10%。

3.2 过冲与下冲

过冲，就是信号在上升时冲过了高电平，然后又回落。下冲同理，是下降时冲过了低电平。

为什么会这样？说白了，是信号路径上的阻抗不匹配，或者封装寄生参数引起的振铃现象。

过冲的危害很大。它可能超过芯片的最大额定电压，直接把输入缓冲器打坏。我见过一个案例，某颗芯片的时钟输入过冲达到了VDD+0.5V，长期工作后，IO单元出现了不可逆的退化。

通常，我们要求过冲/下冲控制在电源电压的10%以内。如果超过了，就需要在PCB上做端接匹配，或者调整PLL的输出驱动强度。

3.3 占空比失真

理想的时钟，高电平和低电平的时间应该各占50%。但实际中，由于PLL内部电荷泵的充放电电流不匹配，或者分频器的非对称设计，会导致占空比偏离50%。

占空比失真，对哪些电路影响最大？

对双沿采样电路（比如DDR）影响最大。因为这类电路同时使用时钟的上升沿和下降沿来传输数据。如果占空比不是50%，那么两个沿之间的时间就不相等，数据眼图就会不对称，时序裕量急剧下降。

我曾经调试过一个DDR3的接口，数据眼图总是闭合的。查来查去，最后发现PLL输出的占空比是48%对52%。别看只差了2%，在高速下足以让系统崩溃。后来我们换了一颗占空比精度更高的PLL，问题就解决了。

占空比偏差	对系统的影响
±1%	一般应用可接受
±2%	高速双沿采样需谨慎
±5%	可能导致时序失效

3.4 周期抖动

周期抖动，指的是每个时钟周期的实际长度，与理想周期之间的偏差。它衡量的是“这一个周期”和“下一个周期”之间的变化。

周期抖动是随机性的，主要由PLL内部的相位噪声、电源噪声和衬底噪声引起。

周期抖动直接影响建立时间和保持时间的裕量。如果抖动太大，你辛辛苦苦做的静态时序分析，可能就白费了。因为实际到达的时间，和你算出来的不一样。

我建议，在做时序分析时，一定要把周期抖动作为一个独立的时序裕量扣除掉。通常，我们会预留时钟周期的1%~2%作为抖动预算。

3.5 周期间抖动

周期间抖动，和周期抖动容易混淆。它测量的是相邻两个周期之间的差值。也就是说，它关注的是“这个周期”比“上一个周期”长了多少或短了多少。

周期间抖动，对锁相环本身的锁定行为更敏感。它反映了PLL的环路带宽和阻尼特性。

在实际项目中，我一般这样区分：

• 周期抖动：看的是偏差，影响时序裕量。
• 周期间抖动：看的是相对变化，影响PLL的稳定性。

如果一个PLL的周期间抖动很大，说明它的环路可能处于欠阻尼状态，容易振荡。这时候需要调整PLL的环路滤波器参数。

3.6 知识体系总览

下面这张图，是我自己总结的PLL时钟波形参数的知识结构。你可以把它当作一个快速索引。

嗯，这张图把五个核心参数以及它们各自的影响范围都串起来了。你可以看到，周期抖动和周期间抖动虽然名字像，但影响的对象完全不同。

好了，这一章的内容就到这里。记住，时钟波形参数不是纸上谈兵，每一个参数背后，都可能对应着一个你调试到深夜的bug。下次当你看到示波器上的时钟波形时，不妨多看一眼它的上升沿、过冲和抖动。你会发现，原来时钟也会“说话”。